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/kernel/linux/linux-5.10/drivers/pci/controller/dwc/
H A Dpcie-designware.c283 dw_pcie_writel_dbi(pci, PCIE_ATU_VIEWPORT, in __dw_pcie_prog_outbound_atu()
285 dw_pcie_writel_dbi(pci, PCIE_ATU_LOWER_BASE, in __dw_pcie_prog_outbound_atu()
287 dw_pcie_writel_dbi(pci, PCIE_ATU_UPPER_BASE, in __dw_pcie_prog_outbound_atu()
289 dw_pcie_writel_dbi(pci, PCIE_ATU_LIMIT, in __dw_pcie_prog_outbound_atu()
291 dw_pcie_writel_dbi(pci, PCIE_ATU_LOWER_TARGET, in __dw_pcie_prog_outbound_atu()
293 dw_pcie_writel_dbi(pci, PCIE_ATU_UPPER_TARGET, in __dw_pcie_prog_outbound_atu()
295 dw_pcie_writel_dbi(pci, PCIE_ATU_CR1, type | in __dw_pcie_prog_outbound_atu()
297 dw_pcie_writel_dbi(pci, PCIE_ATU_CR2, PCIE_ATU_ENABLE); in __dw_pcie_prog_outbound_atu()
401 dw_pcie_writel_dbi(pci, PCIE_ATU_VIEWPORT, PCIE_ATU_REGION_INBOUND | in dw_pcie_prog_inbound_atu()
403 dw_pcie_writel_dbi(pc in dw_pcie_prog_inbound_atu()
[all...]
H A Dpcie-armada8k.c166 dw_pcie_writel_dbi(pci, PCIE_GLOBAL_CONTROL_REG, reg); in armada8k_pcie_establish_link()
173 dw_pcie_writel_dbi(pci, PCIE_GLOBAL_CONTROL_REG, reg); in armada8k_pcie_establish_link()
176 dw_pcie_writel_dbi(pci, PCIE_ARCACHE_TRC_REG, ARCACHE_DEFAULT_VALUE); in armada8k_pcie_establish_link()
177 dw_pcie_writel_dbi(pci, PCIE_AWCACHE_TRC_REG, AWCACHE_DEFAULT_VALUE); in armada8k_pcie_establish_link()
183 dw_pcie_writel_dbi(pci, PCIE_ARUSER_REG, reg); in armada8k_pcie_establish_link()
188 dw_pcie_writel_dbi(pci, PCIE_AWUSER_REG, reg); in armada8k_pcie_establish_link()
194 dw_pcie_writel_dbi(pci, PCIE_GLOBAL_INT_MASK1_REG, reg); in armada8k_pcie_establish_link()
200 dw_pcie_writel_dbi(pci, PCIE_GLOBAL_CONTROL_REG, reg); in armada8k_pcie_establish_link()
231 dw_pcie_writel_dbi(pci, PCIE_GLOBAL_INT_CAUSE1_REG, val); in armada8k_pcie_irq_handler()
H A Dpcie-designware-host.c139 dw_pcie_writel_dbi(pci, PCIE_MSI_INTR0_MASK + res, pp->irq_mask[ctrl]); in dw_pci_bottom_mask()
158 dw_pcie_writel_dbi(pci, PCIE_MSI_INTR0_MASK + res, pp->irq_mask[ctrl]); in dw_pci_bottom_unmask()
173 dw_pcie_writel_dbi(pci, PCIE_MSI_INTR0_STATUS + res, BIT(bit)); in dw_pci_bottom_ack()
287 dw_pcie_writel_dbi(pci, PCIE_MSI_ADDR_LO, lower_32_bits(msi_target)); in dw_pcie_msi_init()
288 dw_pcie_writel_dbi(pci, PCIE_MSI_ADDR_HI, upper_32_bits(msi_target)); in dw_pcie_msi_init()
552 dw_pcie_writel_dbi(pci, PCIE_MSI_INTR0_MASK + in dw_pcie_setup_rc()
555 dw_pcie_writel_dbi(pci, PCIE_MSI_INTR0_ENABLE + in dw_pcie_setup_rc()
562 dw_pcie_writel_dbi(pci, PCI_BASE_ADDRESS_0, 0x00000004); in dw_pcie_setup_rc()
563 dw_pcie_writel_dbi(pci, PCI_BASE_ADDRESS_1, 0x00000000); in dw_pcie_setup_rc()
569 dw_pcie_writel_dbi(pc in dw_pcie_setup_rc()
[all...]
H A Dpcie-tegra194.c393 dw_pcie_writel_dbi(pci, PCIE_LINK_WIDTH_SPEED_CONTROL, val); in tegra_pcie_rp_irq_handler()
432 dw_pcie_writel_dbi(pci, PCIE_PL_CHK_REG_CONTROL_STATUS, val); in tegra_pcie_rp_irq_handler()
606 dw_pcie_writel_dbi(&pcie->pci, pcie->cfg_link_cap_l1sub, val); in disable_aspm_l11()
615 dw_pcie_writel_dbi(&pcie->pci, pcie->cfg_link_cap_l1sub, val); in disable_aspm_l12()
627 dw_pcie_writel_dbi(&pcie->pci, event_cntr_ctrl_offset[pcie->cid], val); in event_counter_prog()
655 dw_pcie_writel_dbi(&pcie->pci, event_cntr_ctrl_offset[pcie->cid], in aspm_state_cnt()
661 dw_pcie_writel_dbi(&pcie->pci, event_cntr_ctrl_offset[pcie->cid], val); in aspm_state_cnt()
677 dw_pcie_writel_dbi(pci, event_cntr_ctrl_offset[pcie->cid], val); in init_host_aspm()
684 dw_pcie_writel_dbi(pci, pcie->cfg_link_cap_l1sub, val); in init_host_aspm()
691 dw_pcie_writel_dbi(pc in init_host_aspm()
[all...]
H A Dpci-imx6.c172 dw_pcie_writel_dbi(pci, PCIE_PHY_CTRL, val); in pcie_phy_wait_ack()
175 dw_pcie_writel_dbi(pci, PCIE_PHY_CTRL, val); in pcie_phy_wait_ack()
182 dw_pcie_writel_dbi(pci, PCIE_PHY_CTRL, val); in pcie_phy_wait_ack()
200 dw_pcie_writel_dbi(pci, PCIE_PHY_CTRL, phy_ctl); in pcie_phy_read()
209 dw_pcie_writel_dbi(pci, PCIE_PHY_CTRL, 0x00); in pcie_phy_read()
227 dw_pcie_writel_dbi(pci, PCIE_PHY_CTRL, var); in pcie_phy_write()
231 dw_pcie_writel_dbi(pci, PCIE_PHY_CTRL, var); in pcie_phy_write()
239 dw_pcie_writel_dbi(pci, PCIE_PHY_CTRL, var); in pcie_phy_write()
248 dw_pcie_writel_dbi(pci, PCIE_PHY_CTRL, var); in pcie_phy_write()
257 dw_pcie_writel_dbi(pc in pcie_phy_write()
[all...]
H A Dpcie-designware-ep.c69 dw_pcie_writel_dbi(pci, reg, 0x0); in __dw_pcie_ep_reset_bar()
72 dw_pcie_writel_dbi(pci, reg + 4, 0x0); in __dw_pcie_ep_reset_bar()
250 dw_pcie_writel_dbi(pci, reg, flags); in dw_pcie_ep_set_bar()
254 dw_pcie_writel_dbi(pci, reg + 4, 0); in dw_pcie_ep_set_bar()
409 dw_pcie_writel_dbi(pci, reg, val); in dw_pcie_ep_set_msix()
413 dw_pcie_writel_dbi(pci, reg, val); in dw_pcie_ep_set_msix()
555 dw_pcie_writel_dbi(pci, PCIE_MSIX_DOORBELL, msg_data); in dw_pcie_ep_raise_msix_irq_doorbell()
666 dw_pcie_writel_dbi(pci, offset + PCI_REBAR_CAP, 0x0); in dw_pcie_ep_init_complete()
H A Dpci-dra7xx.c418 dw_pcie_writel_dbi(pci, PCIE_MSI_INTR0_MASK + res, in dra7xx_pcie_bottom_mask()
438 dw_pcie_writel_dbi(pci, PCIE_MSI_INTR0_MASK + res, in dra7xx_pcie_bottom_unmask()
454 dw_pcie_writel_dbi(pci, PCIE_MSI_INTR0_STATUS + res, BIT(bit)); in dra7xx_pcie_bottom_ack()
479 dw_pcie_writel_dbi(pci, PCIE_MSI_INTR0_MASK + in dra7xx_pcie_msi_host_init()
482 dw_pcie_writel_dbi(pci, PCIE_MSI_INTR0_ENABLE + in dra7xx_pcie_msi_host_init()
1007 dw_pcie_writel_dbi(pci, PCI_COMMAND, val); in dra7xx_pcie_suspend()
1024 dw_pcie_writel_dbi(pci, PCI_COMMAND, val); in dra7xx_pcie_resume()
H A Dpci-meson.c269 dw_pcie_writel_dbi(pci, offset + PCI_EXP_DEVCTL, val); in meson_set_max_payload()
273 dw_pcie_writel_dbi(pci, offset + PCI_EXP_DEVCTL, val); in meson_set_max_payload()
285 dw_pcie_writel_dbi(pci, offset + PCI_EXP_DEVCTL, val); in meson_set_max_rd_req_size()
289 dw_pcie_writel_dbi(pci, offset + PCI_EXP_DEVCTL, val); in meson_set_max_rd_req_size()
H A Dpcie-designware.h309 static inline void dw_pcie_writel_dbi(struct dw_pcie *pci, u32 reg, u32 val) in dw_pcie_writel_dbi() function
352 dw_pcie_writel_dbi(pci, reg, val); in dw_pcie_dbi_ro_wr_en()
363 dw_pcie_writel_dbi(pci, reg, val); in dw_pcie_dbi_ro_wr_dis()
H A Dpci-keystone.c410 dw_pcie_writel_dbi(pci, PCI_BASE_ADDRESS_0, 0); in ks_pcie_setup_rc_app_regs()
411 dw_pcie_writel_dbi(pci, PCI_BASE_ADDRESS_1, 0); in ks_pcie_setup_rc_app_regs()
475 dw_pcie_writel_dbi(pci, PCI_BASE_ADDRESS_0, 1); in ks_pcie_v3_65_add_bus()
476 dw_pcie_writel_dbi(pci, PCI_BASE_ADDRESS_0, SZ_4K - 1); in ks_pcie_v3_65_add_bus()
484 dw_pcie_writel_dbi(pci, PCI_BASE_ADDRESS_0, ks_pcie->app.start); in ks_pcie_v3_65_add_bus()
910 dw_pcie_writel_dbi(pci, PCI_BASE_ADDRESS_0, flags); in ks_pcie_am654_ep_init()
H A Dpcie-intel-gw.c111 dw_pcie_writel_dbi(&lpp->pci, ofs, val); in pcie_rc_cfg_wr()
/kernel/linux/linux-6.6/drivers/pci/controller/dwc/
H A Dpcie-armada8k.c163 dw_pcie_writel_dbi(pci, PCIE_GLOBAL_CONTROL_REG, reg); in armada8k_pcie_start_link()
177 dw_pcie_writel_dbi(pci, PCIE_GLOBAL_CONTROL_REG, reg); in armada8k_pcie_host_init()
184 dw_pcie_writel_dbi(pci, PCIE_GLOBAL_CONTROL_REG, reg); in armada8k_pcie_host_init()
187 dw_pcie_writel_dbi(pci, PCIE_ARCACHE_TRC_REG, ARCACHE_DEFAULT_VALUE); in armada8k_pcie_host_init()
188 dw_pcie_writel_dbi(pci, PCIE_AWCACHE_TRC_REG, AWCACHE_DEFAULT_VALUE); in armada8k_pcie_host_init()
194 dw_pcie_writel_dbi(pci, PCIE_ARUSER_REG, reg); in armada8k_pcie_host_init()
199 dw_pcie_writel_dbi(pci, PCIE_AWUSER_REG, reg); in armada8k_pcie_host_init()
205 dw_pcie_writel_dbi(pci, PCIE_GLOBAL_INT_MASK1_REG, reg); in armada8k_pcie_host_init()
222 dw_pcie_writel_dbi(pci, PCIE_GLOBAL_INT_CAUSE1_REG, val); in armada8k_pcie_irq_handler()
H A Dpcie-designware-host.c139 dw_pcie_writel_dbi(pci, PCIE_MSI_INTR0_MASK + res, pp->irq_mask[ctrl]); in dw_pci_bottom_mask()
158 dw_pcie_writel_dbi(pci, PCIE_MSI_INTR0_MASK + res, pp->irq_mask[ctrl]); in dw_pci_bottom_unmask()
173 dw_pcie_writel_dbi(pci, PCIE_MSI_INTR0_STATUS + res, BIT(bit)); in dw_pci_bottom_ack()
282 dw_pcie_writel_dbi(pci, PCIE_MSI_ADDR_LO, lower_32_bits(msi_target)); in dw_pcie_msi_init()
283 dw_pcie_writel_dbi(pci, PCIE_MSI_ADDR_HI, upper_32_bits(msi_target)); in dw_pcie_msi_init()
753 dw_pcie_writel_dbi(pci, PCIE_MSI_INTR0_MASK + in dw_pcie_setup_rc()
756 dw_pcie_writel_dbi(pci, PCIE_MSI_INTR0_ENABLE + in dw_pcie_setup_rc()
765 dw_pcie_writel_dbi(pci, PCI_BASE_ADDRESS_0, 0x00000004); in dw_pcie_setup_rc()
766 dw_pcie_writel_dbi(pci, PCI_BASE_ADDRESS_1, 0x00000000); in dw_pcie_setup_rc()
772 dw_pcie_writel_dbi(pc in dw_pcie_setup_rc()
[all...]
H A Dpci-imx6.c226 dw_pcie_writel_dbi(pci, PCIE_PHY_CTRL, val); in pcie_phy_wait_ack()
229 dw_pcie_writel_dbi(pci, PCIE_PHY_CTRL, val); in pcie_phy_wait_ack()
236 dw_pcie_writel_dbi(pci, PCIE_PHY_CTRL, val); in pcie_phy_wait_ack()
254 dw_pcie_writel_dbi(pci, PCIE_PHY_CTRL, phy_ctl); in pcie_phy_read()
263 dw_pcie_writel_dbi(pci, PCIE_PHY_CTRL, 0x00); in pcie_phy_read()
281 dw_pcie_writel_dbi(pci, PCIE_PHY_CTRL, var); in pcie_phy_write()
285 dw_pcie_writel_dbi(pci, PCIE_PHY_CTRL, var); in pcie_phy_write()
293 dw_pcie_writel_dbi(pci, PCIE_PHY_CTRL, var); in pcie_phy_write()
302 dw_pcie_writel_dbi(pci, PCIE_PHY_CTRL, var); in pcie_phy_write()
311 dw_pcie_writel_dbi(pc in pcie_phy_write()
[all...]
H A Dpcie-tegra194.c394 dw_pcie_writel_dbi(pci, PCIE_LINK_WIDTH_SPEED_CONTROL, val); in tegra_pcie_rp_irq_handler()
439 dw_pcie_writel_dbi(pci, PCIE_PL_CHK_REG_CONTROL_STATUS, val); in tegra_pcie_rp_irq_handler()
624 dw_pcie_writel_dbi(&pcie->pci, pcie->cfg_link_cap_l1sub, val); in disable_aspm_l11()
633 dw_pcie_writel_dbi(&pcie->pci, pcie->cfg_link_cap_l1sub, val); in disable_aspm_l12()
646 dw_pcie_writel_dbi(&pcie->pci, pcie->ras_des_cap + in event_counter_prog()
676 dw_pcie_writel_dbi(&pcie->pci, pcie->ras_des_cap + in aspm_state_cnt()
683 dw_pcie_writel_dbi(&pcie->pci, pcie->ras_des_cap + in aspm_state_cnt()
703 dw_pcie_writel_dbi(pci, pcie->ras_des_cap + in init_host_aspm()
711 dw_pcie_writel_dbi(pci, pcie->cfg_link_cap_l1sub, val); in init_host_aspm()
718 dw_pcie_writel_dbi(pc in init_host_aspm()
[all...]
H A Dpcie-designware-ep.c68 dw_pcie_writel_dbi(pci, reg, 0x0); in __dw_pcie_ep_reset_bar()
71 dw_pcie_writel_dbi(pci, reg + 4, 0x0); in __dw_pcie_ep_reset_bar()
258 dw_pcie_writel_dbi(pci, reg, flags); in dw_pcie_ep_set_bar()
262 dw_pcie_writel_dbi(pci, reg + 4, 0); in dw_pcie_ep_set_bar()
418 dw_pcie_writel_dbi(pci, reg, val); in dw_pcie_ep_set_msix()
422 dw_pcie_writel_dbi(pci, reg, val); in dw_pcie_ep_set_msix()
560 dw_pcie_writel_dbi(pci, PCIE_MSIX_DOORBELL, msg_data); in dw_pcie_ep_raise_msix_irq_doorbell()
680 dw_pcie_writel_dbi(pci, offset + PCI_REBAR_CAP, BIT(4)); in dw_pcie_ep_init_complete()
691 dw_pcie_writel_dbi(pci, ptm_cap_base + PCI_PTM_CAP, reg); in dw_pcie_ep_init_complete()
695 dw_pcie_writel_dbi(pc in dw_pcie_ep_init_complete()
[all...]
H A Dpcie-designware.c375 dw_pcie_writel_dbi(pci, PCIE_ATU_VIEWPORT, dir | index); in dw_pcie_select_atu()
695 dw_pcie_writel_dbi(pci, PCIE_PORT_MULTI_LANE_CTRL, val); in dw_pcie_upconfig_setup()
728 dw_pcie_writel_dbi(pci, offset + PCI_EXP_LNKCTL2, ctrl2 | link_speed); in dw_pcie_link_set_max_speed()
731 dw_pcie_writel_dbi(pci, offset + PCI_EXP_LNKCAP, cap | link_speed); in dw_pcie_link_set_max_speed()
772 dw_pcie_writel_dbi(pci, PCIE_PORT_LINK_CONTROL, plc); in dw_pcie_link_set_max_link_width()
773 dw_pcie_writel_dbi(pci, PCIE_LINK_WIDTH_SPEED_CONTROL, lwsc); in dw_pcie_link_set_max_link_width()
779 dw_pcie_writel_dbi(pci, cap + PCI_EXP_LNKCAP, lnkcap); in dw_pcie_link_set_max_link_width()
797 dw_pcie_writel_dbi(pci, PCIE_ATU_VIEWPORT, 0xFF); in dw_pcie_iatu_detect()
1040 dw_pcie_writel_dbi(pci, PCIE_PORT_AFR, val); in dw_pcie_setup()
1048 dw_pcie_writel_dbi(pc in dw_pcie_setup()
[all...]
H A Dpcie-fu740.c200 dw_pcie_writel_dbi(pci, cap_exp + PCI_EXP_LNKCAP, tmp); in fu740_pcie_start_link()
217 dw_pcie_writel_dbi(pci, cap_exp + PCI_EXP_LNKCAP, tmp); in fu740_pcie_start_link()
221 dw_pcie_writel_dbi(pci, PCIE_LINK_WIDTH_SPEED_CONTROL, tmp); in fu740_pcie_start_link()
H A Dpci-meson.c274 dw_pcie_writel_dbi(pci, offset + PCI_EXP_DEVCTL, val); in meson_set_max_payload()
278 dw_pcie_writel_dbi(pci, offset + PCI_EXP_DEVCTL, val); in meson_set_max_payload()
290 dw_pcie_writel_dbi(pci, offset + PCI_EXP_DEVCTL, val); in meson_set_max_rd_req_size()
294 dw_pcie_writel_dbi(pci, offset + PCI_EXP_DEVCTL, val); in meson_set_max_rd_req_size()
H A Dpci-keystone.c403 dw_pcie_writel_dbi(pci, PCI_BASE_ADDRESS_0, 0); in ks_pcie_setup_rc_app_regs()
404 dw_pcie_writel_dbi(pci, PCI_BASE_ADDRESS_1, 0); in ks_pcie_setup_rc_app_regs()
469 dw_pcie_writel_dbi(pci, PCI_BASE_ADDRESS_0, 1); in ks_pcie_v3_65_add_bus()
470 dw_pcie_writel_dbi(pci, PCI_BASE_ADDRESS_0, SZ_4K - 1); in ks_pcie_v3_65_add_bus()
478 dw_pcie_writel_dbi(pci, PCI_BASE_ADDRESS_0, ks_pcie->app.start); in ks_pcie_v3_65_add_bus()
881 dw_pcie_writel_dbi(pci, PCI_BASE_ADDRESS_0, flags); in ks_pcie_am654_ep_init()
H A Dpcie-designware.h449 static inline void dw_pcie_writel_dbi(struct dw_pcie *pci, u32 reg, u32 val) in dw_pcie_writel_dbi() function
492 dw_pcie_writel_dbi(pci, reg, val); in dw_pcie_dbi_ro_wr_en()
503 dw_pcie_writel_dbi(pci, reg, val); in dw_pcie_dbi_ro_wr_dis()
H A Dpci-layerscape-ep.c96 dw_pcie_writel_dbi(pci, offset + PCI_EXP_LNKCAP, pcie->lnkcap); in ls_pcie_ep_event_handler()
H A Dpcie-qcom-ep.c468 dw_pcie_writel_dbi(pci, offset + PCI_EXP_LNKCAP, val); in qcom_pcie_perst_deassert()
475 dw_pcie_writel_dbi(pci, offset + PCI_EXP_LNKCAP, val); in qcom_pcie_perst_deassert()
H A Dpci-dra7xx.c877 dw_pcie_writel_dbi(pci, PCI_COMMAND, val); in dra7xx_pcie_suspend()
894 dw_pcie_writel_dbi(pci, PCI_COMMAND, val); in dra7xx_pcie_resume()
H A Dpcie-bt1.c294 dw_pcie_writel_dbi(pci, PCIE_LINK_WIDTH_SPEED_CONTROL, val); in bt1_pcie_start_link()

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