1/* SPDX-License-Identifier: GPL-2.0-only */ 2/* 3 * Copyright (C) 2013 NVIDIA Corporation 4 */ 5 6#ifndef DRM_TEGRA_DSI_H 7#define DRM_TEGRA_DSI_H 8 9#define DSI_INCR_SYNCPT 0x00 10#define DSI_INCR_SYNCPT_CONTROL 0x01 11#define DSI_INCR_SYNCPT_ERROR 0x02 12#define DSI_CTXSW 0x08 13#define DSI_RD_DATA 0x09 14#define DSI_WR_DATA 0x0a 15#define DSI_POWER_CONTROL 0x0b 16#define DSI_POWER_CONTROL_ENABLE (1 << 0) 17#define DSI_INT_ENABLE 0x0c 18#define DSI_INT_STATUS 0x0d 19#define DSI_INT_MASK 0x0e 20#define DSI_HOST_CONTROL 0x0f 21#define DSI_HOST_CONTROL_FIFO_RESET (1 << 21) 22#define DSI_HOST_CONTROL_CRC_RESET (1 << 20) 23#define DSI_HOST_CONTROL_TX_TRIG_SOL (0 << 12) 24#define DSI_HOST_CONTROL_TX_TRIG_FIFO (1 << 12) 25#define DSI_HOST_CONTROL_TX_TRIG_HOST (2 << 12) 26#define DSI_HOST_CONTROL_RAW (1 << 6) 27#define DSI_HOST_CONTROL_HS (1 << 5) 28#define DSI_HOST_CONTROL_FIFO_SEL (1 << 4) 29#define DSI_HOST_CONTROL_IMM_BTA (1 << 3) 30#define DSI_HOST_CONTROL_PKT_BTA (1 << 2) 31#define DSI_HOST_CONTROL_CS (1 << 1) 32#define DSI_HOST_CONTROL_ECC (1 << 0) 33#define DSI_CONTROL 0x10 34#define DSI_CONTROL_HS_CLK_CTRL (1 << 20) 35#define DSI_CONTROL_CHANNEL(c) (((c) & 0x3) << 16) 36#define DSI_CONTROL_FORMAT(f) (((f) & 0x3) << 12) 37#define DSI_CONTROL_TX_TRIG(x) (((x) & 0x3) << 8) 38#define DSI_CONTROL_LANES(n) (((n) & 0x3) << 4) 39#define DSI_CONTROL_DCS_ENABLE (1 << 3) 40#define DSI_CONTROL_SOURCE(s) (((s) & 0x1) << 2) 41#define DSI_CONTROL_VIDEO_ENABLE (1 << 1) 42#define DSI_CONTROL_HOST_ENABLE (1 << 0) 43#define DSI_SOL_DELAY 0x11 44#define DSI_MAX_THRESHOLD 0x12 45#define DSI_TRIGGER 0x13 46#define DSI_TRIGGER_HOST (1 << 1) 47#define DSI_TRIGGER_VIDEO (1 << 0) 48#define DSI_TX_CRC 0x14 49#define DSI_STATUS 0x15 50#define DSI_STATUS_IDLE (1 << 10) 51#define DSI_STATUS_UNDERFLOW (1 << 9) 52#define DSI_STATUS_OVERFLOW (1 << 8) 53#define DSI_INIT_SEQ_CONTROL 0x1a 54#define DSI_INIT_SEQ_DATA_0 0x1b 55#define DSI_INIT_SEQ_DATA_1 0x1c 56#define DSI_INIT_SEQ_DATA_2 0x1d 57#define DSI_INIT_SEQ_DATA_3 0x1e 58#define DSI_INIT_SEQ_DATA_4 0x1f 59#define DSI_INIT_SEQ_DATA_5 0x20 60#define DSI_INIT_SEQ_DATA_6 0x21 61#define DSI_INIT_SEQ_DATA_7 0x22 62#define DSI_PKT_SEQ_0_LO 0x23 63#define DSI_PKT_SEQ_0_HI 0x24 64#define DSI_PKT_SEQ_1_LO 0x25 65#define DSI_PKT_SEQ_1_HI 0x26 66#define DSI_PKT_SEQ_2_LO 0x27 67#define DSI_PKT_SEQ_2_HI 0x28 68#define DSI_PKT_SEQ_3_LO 0x29 69#define DSI_PKT_SEQ_3_HI 0x2a 70#define DSI_PKT_SEQ_4_LO 0x2b 71#define DSI_PKT_SEQ_4_HI 0x2c 72#define DSI_PKT_SEQ_5_LO 0x2d 73#define DSI_PKT_SEQ_5_HI 0x2e 74#define DSI_DCS_CMDS 0x33 75#define DSI_PKT_LEN_0_1 0x34 76#define DSI_PKT_LEN_2_3 0x35 77#define DSI_PKT_LEN_4_5 0x36 78#define DSI_PKT_LEN_6_7 0x37 79#define DSI_PHY_TIMING_0 0x3c 80#define DSI_PHY_TIMING_1 0x3d 81#define DSI_PHY_TIMING_2 0x3e 82#define DSI_BTA_TIMING 0x3f 83 84#define DSI_TIMING_FIELD(value, period, hwinc) \ 85 ((DIV_ROUND_CLOSEST(value, period) - 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