Lines Matching refs:is_2
3122 bool is_2) {
3125 int src_offset = is_2 ? lane_count : 0;
3138 bool is_2) {
3141 int src_offset = is_2 ? lane_count : 0;
3154 return uxtl(vform, dst, src, /* is_2 = */ true);
3161 return sxtl(vform, dst, src, /* is_2 = */ true);
3764 bool is_2) {
3766 uxtl(vform, temp1, src1, is_2);
3767 uxtl(vform, temp2, src2, is_2);
3777 return umull(vform, dst, src1, src2, /* is_2 = */ true);
3785 bool is_2) {
3787 sxtl(vform, temp1, src1, is_2);
3788 sxtl(vform, temp2, src2, is_2);
3798 return smull(vform, dst, src1, src2, /* is_2 = */ true);
3806 bool is_2) {
3808 uxtl(vform, temp1, src1, is_2);
3809 uxtl(vform, temp2, src2, is_2);
3819 return umlsl(vform, dst, src1, src2, /* is_2 = */ true);
3827 bool is_2) {
3829 sxtl(vform, temp1, src1, is_2);
3830 sxtl(vform, temp2, src2, is_2);
3840 return smlsl(vform, dst, src1, src2, /* is_2 = */ true);
3848 bool is_2) {
3850 uxtl(vform, temp1, src1, is_2);
3851 uxtl(vform, temp2, src2, is_2);
3861 return umlal(vform, dst, src1, src2, /* is_2 = */ true);
3869 bool is_2) {
3871 sxtl(vform, temp1, src1, is_2);
3872 sxtl(vform, temp2, src2, is_2);
3882 return smlal(vform, dst, src1, src2, /* is_2 = */ true);
3890 bool is_2) {
3892 LogicVRegister product = sqdmull(vform, temp, src1, src2, is_2);
3901 return sqdmlal(vform, dst, src1, src2, /* is_2 = */ true);
3909 bool is_2) {
3911 LogicVRegister product = sqdmull(vform, temp, src1, src2, is_2);
3920 return sqdmlsl(vform, dst, src1, src2, /* is_2 = */ true);
3928 bool is_2) {
3930 LogicVRegister product = smull(vform, temp, src1, src2, is_2);
3939 return sqdmull(vform, dst, src1, src2, /* is_2 = */ true);