Lines Matching defs:xn
181 void Assembler::br(const Register& xn) {
182 VIXL_ASSERT(xn.Is64Bits());
183 Emit(BR | Rn(xn));
187 void Assembler::blr(const Register& xn) {
188 VIXL_ASSERT(xn.Is64Bits());
189 Emit(BLR | Rn(xn));
193 void Assembler::ret(const Register& xn) {
194 VIXL_ASSERT(xn.Is64Bits());
195 Emit(RET | Rn(xn));
199 void Assembler::braaz(const Register& xn) {
201 VIXL_ASSERT(xn.Is64Bits());
202 Emit(BRAAZ | Rn(xn) | Rd_mask);
205 void Assembler::brabz(const Register& xn) {
207 VIXL_ASSERT(xn.Is64Bits());
208 Emit(BRABZ | Rn(xn) | Rd_mask);
211 void Assembler::blraaz(const Register& xn) {
213 VIXL_ASSERT(xn.Is64Bits());
214 Emit(BLRAAZ | Rn(xn) | Rd_mask);
217 void Assembler::blrabz(const Register& xn) {
219 VIXL_ASSERT(xn.Is64Bits());
220 Emit(BLRABZ | Rn(xn) | Rd_mask);
234 void Assembler::braa(const Register& xn, const Register& xm) {
236 VIXL_ASSERT(xn.Is64Bits() && xm.Is64Bits());
237 Emit(BRAA | Rn(xn) | RdSP(xm));
240 void Assembler::brab(const Register& xn, const Register& xm) {
242 VIXL_ASSERT(xn.Is64Bits() && xm.Is64Bits());
243 Emit(BRAB | Rn(xn) | RdSP(xm));
246 void Assembler::blraa(const Register& xn, const Register& xm) {
248 VIXL_ASSERT(xn.Is64Bits() && xm.Is64Bits());
249 Emit(BLRAA | Rn(xn) | RdSP(xm));
252 void Assembler::blrab(const Register& xn, const Register& xm) {
254 VIXL_ASSERT(xn.Is64Bits() && xm.Is64Bits());
255 Emit(BLRAB | Rn(xn) | RdSP(xm));
550 void Assembler::rmif(const Register& xn, unsigned rotation, StatusFlags flags) {
552 VIXL_ASSERT(xn.Is64Bits());
553 Emit(RMIF | Rn(xn) | ImmRMIFRotation(rotation) | Nzcv(flags));
988 const Register& xn,
990 VIXL_ASSERT(xd.Is64Bits() && xn.Is64Bits() && xm.Is64Bits());
991 DataProcessing3Source(xd, xn, xm, xzr, SMULH_x);
996 const Register& xn,
998 VIXL_ASSERT(xd.Is64Bits() && xn.Is64Bits() && xm.Is64Bits());
999 DataProcessing3Source(xd, xn, xm, xzr, UMULH_x);
1022 void Assembler::rev32(const Register& xd, const Register& xn) {
1024 DataProcessing1Source(xd, xn, REV);
1049 void Assembler::PRE##a(const Register& xd, const Register& xn) { \
1051 VIXL_ASSERT(xd.Is64Bits() && xn.Is64Bits()); \
1052 Emit(SF(xd) | OP##A | Rd(xd) | RnSP(xn)); \
1061 void Assembler::PRE##b(const Register& xd, const Register& xn) { \
1063 VIXL_ASSERT(xd.Is64Bits() && xn.Is64Bits()); \
1064 Emit(SF(xd) | OP##B | Rd(xd) | RnSP(xn)); \
1077 const Register& xn,
1080 VIXL_ASSERT(xd.Is64Bits() && xn.Is64Bits() && xm.Is64Bits());
1081 Emit(SF(xd) | PACGA | Rd(xd) | Rn(xn) | RmSP(xm));
1946 const Register& xn,
1952 Emit(0x91800000 | RdSP(xd) | RnSP(xn) |
1958 const Register& xn,
1962 Emit(0x9ac01400 | Rd(xd) | RnSP(xn) | Rm(xm));
1966 const Register& xn,
1970 Emit(0x9ac01000 | RdSP(xd) | RnSP(xn) | Rm(xm));
2046 const Register& xn,
2052 Emit(0xd1800000 | RdSP(xd) | RnSP(xn) |
2058 const Register& xn,
2062 Emit(0x9ac00000 | Rd(xd) | RnSP(xn) | RmSP(xm));
2066 const Register& xn,
2070 Emit(0xbac00000 | Rd(xd) | RnSP(xn) | RmSP(xm));