Lines Matching refs:i740outreg_mask
113 static inline void i740outreg_mask(struct i740fb_par *par, u16 port, u8 reg,
129 i740outreg_mask(par, XRX, REG_DDC_DRIVE, DDC_SCL, DDC_SCL);
130 i740outreg_mask(par, XRX, REG_DDC_STATE, val ? DDC_SCL : 0, DDC_SCL);
137 i740outreg_mask(par, XRX, REG_DDC_DRIVE, DDC_SDA, DDC_SDA);
138 i740outreg_mask(par, XRX, REG_DDC_STATE, val ? DDC_SDA : 0, DDC_SDA);
145 i740outreg_mask(par, XRX, REG_DDC_DRIVE, 0, DDC_SCL);
154 i740outreg_mask(par, XRX, REG_DDC_DRIVE, 0, DDC_SDA);
727 i740outreg_mask(par, VGA_SEQ_I, VGA_SEQ_CLOCK_MODE, 0x20, 0x20);
736 i740outreg_mask(par, VGA_SEQ_I, VGA_SEQ_CLOCK_MODE, 0, 0x20);
765 i740outreg_mask(par, XRX, PIXPIPE_CONFIG_0,
819 i740outreg_mask(par, VGA_CRT_IC, INTERLACE_CNTL,
821 i740outreg_mask(par, XRX, ADDRESS_MAPPING, par->address_mapping, 0x1F);
822 i740outreg_mask(par, XRX, BITBLT_CNTL, par->bitblt_cntl, COLEXP_MODE);
823 i740outreg_mask(par, XRX, DISPLAY_CNTL,
825 i740outreg_mask(par, XRX, PIXPIPE_CONFIG_0, par->pixelpipe_cfg0, 0x9B);
826 i740outreg_mask(par, XRX, PIXPIPE_CONFIG_2, par->pixelpipe_cfg2, 0x0C);
830 i740outreg_mask(par, XRX, PIXPIPE_CONFIG_1,
840 i740outreg_mask(par, MRX, COL_KEY_CNTL_1, 0, BLANK_DISP_OVERLAY);
841 i740outreg_mask(par, XRX, IO_CTNL,