Lines Matching defs:tmp
346 u32 tmp;
354 SSC_CNTL_OFFSET, &tmp);
358 u32p_replace_bits(&tmp, 1, SSC_CNTL_OVRD_EN_MASK);
359 u32p_replace_bits(&tmp, 1, SSC_CNTL_OVRD_VAL_MASK);
361 SSC_CNTL_OFFSET, tmp);
367 SSC_STATUS_OFFSET, &tmp);
371 ssc = FIELD_GET(SSC_STATUS_SSC_MASK, tmp);
372 pll = FIELD_GET(SSC_STATUS_PLL_LOCK_MASK, tmp);
397 u32 tmp;
407 tmp = readl(pcie->base + PCIE_MEM_WIN0_BASE_LIMIT(win));
408 u32p_replace_bits(&tmp, cpu_addr_mb,
410 u32p_replace_bits(&tmp, limit_addr_mb,
412 writel(tmp, pcie->base + PCIE_MEM_WIN0_BASE_LIMIT(win));
422 tmp = readl(pcie->base + PCIE_MEM_WIN0_BASE_HI(win));
423 u32p_replace_bits(&tmp, cpu_addr_mb_high,
425 writel(tmp, pcie->base + PCIE_MEM_WIN0_BASE_HI(win));
428 tmp = readl(pcie->base + PCIE_MEM_WIN0_LIMIT_HI(win));
429 u32p_replace_bits(&tmp, limit_addr_mb_high,
431 writel(tmp, pcie->base + PCIE_MEM_WIN0_LIMIT_HI(win));
729 u32 tmp, mask = RGR1_SW_INIT_1_INIT_GENERIC_MASK;
732 tmp = readl(pcie->base + PCIE_RGR1_SW_INIT_1(pcie));
733 tmp = (tmp & ~mask) | ((val << shift) & mask);
734 writel(tmp, pcie->base + PCIE_RGR1_SW_INIT_1(pcie));
739 u32 tmp, mask = RGR1_SW_INIT_1_INIT_7278_MASK;
742 tmp = readl(pcie->base + PCIE_RGR1_SW_INIT_1(pcie));
743 tmp = (tmp & ~mask) | ((val << shift) & mask);
744 writel(tmp, pcie->base + PCIE_RGR1_SW_INIT_1(pcie));
760 u32 tmp;
763 tmp = readl(pcie->base + PCIE_MISC_PCIE_CTRL);
764 u32p_replace_bits(&tmp, !val, PCIE_MISC_PCIE_CTRL_PCIE_PERSTB_MASK);
765 writel(tmp, pcie->base + PCIE_MISC_PCIE_CTRL);
770 u32 tmp;
772 tmp = readl(pcie->base + PCIE_RGR1_SW_INIT_1(pcie));
773 u32p_replace_bits(&tmp, val, PCIE_RGR1_SW_INIT_1_PERST_MASK);
774 writel(tmp, pcie->base + PCIE_RGR1_SW_INIT_1(pcie));
870 u32 tmp, burst, aspm_support;
886 tmp = readl(base + PCIE_MISC_HARD_PCIE_HARD_DEBUG);
888 tmp &= ~PCIE_BMIPS_MISC_HARD_PCIE_HARD_DEBUG_SERDES_IDDQ_MASK;
890 tmp &= ~PCIE_MISC_HARD_PCIE_HARD_DEBUG_SERDES_IDDQ_MASK;
891 writel(tmp, base + PCIE_MISC_HARD_PCIE_HARD_DEBUG);
913 tmp = readl(base + PCIE_MISC_MISC_CTRL);
914 u32p_replace_bits(&tmp, 1, PCIE_MISC_MISC_CTRL_SCB_ACCESS_EN_MASK);
915 u32p_replace_bits(&tmp, 1, PCIE_MISC_MISC_CTRL_CFG_READ_UR_MODE_MASK);
916 u32p_replace_bits(&tmp, burst, PCIE_MISC_MISC_CTRL_MAX_BURST_SIZE_MASK);
917 u32p_replace_bits(&tmp, 1, PCIE_MISC_MISC_CTRL_PCIE_RCB_MPS_MODE_MASK);
918 u32p_replace_bits(&tmp, 1, PCIE_MISC_MISC_CTRL_PCIE_RCB_64B_MODE_MASK);
919 writel(tmp, base + PCIE_MISC_MISC_CTRL);
926 tmp = lower_32_bits(rc_bar2_offset);
927 u32p_replace_bits(&tmp, brcm_pcie_encode_ibar_size(rc_bar2_size),
929 writel(tmp, base + PCIE_MISC_RC_BAR2_CONFIG_LO);
933 tmp = readl(base + PCIE_MISC_MISC_CTRL);
938 u32p_replace_bits(&tmp, scb_size_val, SCB_SIZE_MASK(0));
940 u32p_replace_bits(&tmp, scb_size_val, SCB_SIZE_MASK(1));
942 u32p_replace_bits(&tmp, scb_size_val, SCB_SIZE_MASK(2));
944 writel(tmp, base + PCIE_MISC_MISC_CTRL);
964 tmp = readl(base + PCIE_MISC_RC_BAR1_CONFIG_LO);
965 tmp &= ~PCIE_MISC_RC_BAR1_CONFIG_LO_SIZE_MASK;
966 writel(tmp, base + PCIE_MISC_RC_BAR1_CONFIG_LO);
969 tmp = readl(base + PCIE_MISC_RC_BAR3_CONFIG_LO);
970 tmp &= ~PCIE_MISC_RC_BAR3_CONFIG_LO_SIZE_MASK;
971 writel(tmp, base + PCIE_MISC_RC_BAR3_CONFIG_LO);
977 tmp = readl(base + PCIE_RC_CFG_PRIV1_LINK_CAPABILITY);
978 u32p_replace_bits(&tmp, aspm_support,
980 writel(tmp, base + PCIE_RC_CFG_PRIV1_LINK_CAPABILITY);
986 tmp = readl(base + PCIE_RC_CFG_PRIV1_ID_VAL3);
987 u32p_replace_bits(&tmp, 0x060400,
989 writel(tmp, base + PCIE_RC_CFG_PRIV1_ID_VAL3);
1023 tmp = readl(base + PCIE_RC_CFG_VENDOR_VENDOR_SPECIFIC_REG1);
1024 u32p_replace_bits(&tmp, PCIE_RC_CFG_VENDOR_SPCIFIC_REG1_LITTLE_ENDIAN,
1026 writel(tmp, base + PCIE_RC_CFG_VENDOR_VENDOR_SPECIFIC_REG1);
1037 u32 tmp;
1084 tmp = readl(base + PCIE_MISC_HARD_PCIE_HARD_DEBUG);
1085 tmp |= PCIE_MISC_HARD_PCIE_HARD_DEBUG_CLKREQ_DEBUG_ENABLE_MASK;
1086 writel(tmp, base + PCIE_MISC_HARD_PCIE_HARD_DEBUG);
1172 u32 tmp;
1175 tmp = readl(base + PCIE_MISC_PCIE_CTRL);
1176 u32p_replace_bits(&tmp, 1, PCIE_MISC_PCIE_CTRL_PCIE_L23_REQUEST_MASK);
1177 writel(tmp, base + PCIE_MISC_PCIE_CTRL);
1180 tmp = readl(base + PCIE_MISC_PCIE_STATUS);
1181 l23 = FIELD_GET(PCIE_MISC_PCIE_STATUS_PCIE_LINK_IN_L23_MASK, tmp);
1184 tmp = readl(base + PCIE_MISC_PCIE_STATUS);
1186 tmp);
1205 u32 tmp, combined_mask = 0;
1212 tmp = readl(base + PCIE_DVT_PMU_PCIE_PHY_CTRL);
1213 tmp = (tmp & ~masks[i]) | (val & masks[i]);
1214 writel(tmp, base + PCIE_DVT_PMU_PCIE_PHY_CTRL);
1219 tmp = readl(base + PCIE_DVT_PMU_PCIE_PHY_CTRL);
1222 ret = (tmp & combined_mask) == val ? 0 : -EIO;
1242 int tmp;
1250 tmp = readl(base + PCIE_MISC_PCIE_CTRL);
1251 u32p_replace_bits(&tmp, 0, PCIE_MISC_PCIE_CTRL_PCIE_L23_REQUEST_MASK);
1252 writel(tmp, base + PCIE_MISC_PCIE_CTRL);
1255 tmp = readl(base + PCIE_MISC_HARD_PCIE_HARD_DEBUG);
1256 u32p_replace_bits(&tmp, 1, PCIE_MISC_HARD_PCIE_HARD_DEBUG_SERDES_IDDQ_MASK);
1257 writel(tmp, base + PCIE_MISC_HARD_PCIE_HARD_DEBUG);
1323 u32 tmp;
1343 tmp = readl(base + PCIE_MISC_HARD_PCIE_HARD_DEBUG);
1344 u32p_replace_bits(&tmp, 0, PCIE_MISC_HARD_PCIE_HARD_DEBUG_SERDES_IDDQ_MASK);
1345 writel(tmp, base + PCIE_MISC_HARD_PCIE_HARD_DEBUG);