Lines Matching refs:advk_readl
298 static inline u32 advk_readl(struct advk_pcie *pcie, u64 reg)
308 val = advk_readl(pcie, CFG_REG);
396 reg = advk_readl(pcie, PCIE_CORE_CTRL0_REG);
411 reg = advk_readl(pcie, PCIE_CORE_PCIEXP_CAP + PCI_EXP_LNKCTL2);
422 reg = advk_readl(pcie, PCIE_CORE_CTRL0_REG);
491 reg = advk_readl(pcie, PCIE_CORE_REF_CLK_REG);
497 reg = advk_readl(pcie, CTRL_CONFIG_REG);
503 reg = advk_readl(pcie, PCIE_CORE_CTRL0_REG);
532 reg = advk_readl(pcie, PCIE_CORE_DEV_REV_REG);
538 reg = advk_readl(pcie, PCIE_CORE_CMD_STATUS_REG);
550 reg = advk_readl(pcie, PCIE_CORE_PCIEXP_CAP + PCI_EXP_DEVCTL);
565 reg = advk_readl(pcie, PCIE_CORE_CTRL0_REG);
576 reg = advk_readl(pcie, PCIE_CORE_CTRL2_REG);
592 reg = advk_readl(pcie, PCIE_ISR0_MASK_REG);
597 reg = advk_readl(pcie, PCIE_ISR0_MASK_REG);
615 reg = advk_readl(pcie, PCIE_CORE_CTRL2_REG);
632 reg = advk_readl(pcie, PIO_CTRL);
661 reg = advk_readl(pcie, PIO_STAT);
689 *val = advk_readl(pcie, PIO_RD_DATA);
755 str_posted, strcomp_status, reg, advk_readl(pcie, PIO_ADDR_LS));
768 start = advk_readl(pcie, PIO_START);
769 isr = advk_readl(pcie, PIO_ISR);
787 *value = advk_readl(pcie, PCIE_CORE_CMD_STATUS_REG);
798 if (advk_readl(pcie, PCIE_ISR0_MASK_REG) & PCIE_ISR0_ERR_MASK)
802 if (advk_readl(pcie, PCIE_CORE_CTRL1_REG) & HOT_RESET_GEN)
833 u32 val = advk_readl(pcie, PCIE_ISR0_MASK_REG);
841 u32 val = advk_readl(pcie, PCIE_CORE_CTRL1_REG);
871 u32 val = advk_readl(pcie, PCIE_CORE_PCIEXP_CAP + reg);
884 u32 val = advk_readl(pcie, PCIE_CORE_PCIEXP_CAP + reg) &
900 *value = advk_readl(pcie, PCIE_CORE_PCIEXP_CAP + reg);
955 *value = advk_readl(pcie, PCIE_CORE_PCIERR_CAP + reg);
983 *value = advk_readl(pcie, PCIE_CORE_PCIERR_CAP + reg);
1041 cpu_to_le16(advk_readl(pcie, PCIE_CORE_DEV_ID_REG) & 0xffff);
1043 cpu_to_le16(advk_readl(pcie, PCIE_CORE_DEV_ID_REG) >> 16);
1045 cpu_to_le32(advk_readl(pcie, PCIE_CORE_DEV_REV_REG) & 0xff);
1081 bridge->subsystem_vendor_id = advk_readl(pcie, PCIE_CORE_SSDEV_ID_REG) & 0xffff;
1082 bridge->subsystem_id = advk_readl(pcie, PCIE_CORE_SSDEV_ID_REG) >> 16;
1132 if (advk_readl(pcie, PIO_START)) {
1169 reg = advk_readl(pcie, PIO_CTRL);
1250 reg = advk_readl(pcie, PIO_CTRL);
1322 mask = advk_readl(pcie, PCIE_MSI_MASK_REG);
1336 mask = advk_readl(pcie, PCIE_MSI_MASK_REG);
1409 mask = advk_readl(pcie, PCIE_ISR1_MASK_REG);
1423 mask = advk_readl(pcie, PCIE_ISR1_MASK_REG);
1577 u32 requester = advk_readl(pcie, PCIE_MSG_LOG_REG) >> 16;
1605 msi_mask = advk_readl(pcie, PCIE_MSI_MASK_REG);
1606 msi_val = advk_readl(pcie, PCIE_MSI_STATUS_REG);
1628 isr0_val = advk_readl(pcie, PCIE_ISR0_REG);
1629 isr0_mask = advk_readl(pcie, PCIE_ISR0_MASK_REG);
1632 isr1_val = advk_readl(pcie, PCIE_ISR1_REG);
1633 isr1_mask = advk_readl(pcie, PCIE_ISR1_MASK_REG);
1675 status = advk_readl(pcie, HOST_CTRL_INT_STATUS_REG);
1944 val = advk_readl(pcie, PCIE_CORE_CMD_STATUS_REG);
1949 val = advk_readl(pcie, PCIE_CORE_CTRL2_REG);
1982 val = advk_readl(pcie, PCIE_CORE_CTRL0_REG);