Lines Matching refs:value
72 u32 value;
89 value = readl(mgbe->xpcs + XPCS_WRAP_UPHY_STATUS);
90 if ((value & XPCS_WRAP_UPHY_STATUS_TX_P_UP) == 0) {
91 value = readl(mgbe->xpcs + XPCS_WRAP_UPHY_HW_INIT_CTRL);
92 value |= XPCS_WRAP_UPHY_HW_INIT_CTRL_TX_EN;
93 writel(value, mgbe->xpcs + XPCS_WRAP_UPHY_HW_INIT_CTRL);
96 err = readl_poll_timeout(mgbe->xpcs + XPCS_WRAP_UPHY_HW_INIT_CTRL, value,
97 (value & XPCS_WRAP_UPHY_HW_INIT_CTRL_TX_EN) == 0,
115 u32 value;
118 value = readl(mgbe->xpcs + XPCS_WRAP_UPHY_RX_CONTROL);
119 value |= XPCS_WRAP_UPHY_RX_CONTROL_RX_SW_OVRD;
120 writel(value, mgbe->xpcs + XPCS_WRAP_UPHY_RX_CONTROL);
122 value = readl(mgbe->xpcs + XPCS_WRAP_UPHY_RX_CONTROL);
123 value &= ~XPCS_WRAP_UPHY_RX_CONTROL_RX_IDDQ;
124 writel(value, mgbe->xpcs + XPCS_WRAP_UPHY_RX_CONTROL);
126 value = readl(mgbe->xpcs + XPCS_WRAP_UPHY_RX_CONTROL);
127 value &= ~XPCS_WRAP_UPHY_RX_CONTROL_AUX_RX_IDDQ;
128 writel(value, mgbe->xpcs + XPCS_WRAP_UPHY_RX_CONTROL);
130 value = readl(mgbe->xpcs + XPCS_WRAP_UPHY_RX_CONTROL);
131 value &= ~XPCS_WRAP_UPHY_RX_CONTROL_RX_SLEEP;
132 writel(value, mgbe->xpcs + XPCS_WRAP_UPHY_RX_CONTROL);
134 value = readl(mgbe->xpcs + XPCS_WRAP_UPHY_RX_CONTROL);
135 value |= XPCS_WRAP_UPHY_RX_CONTROL_RX_CAL_EN;
136 writel(value, mgbe->xpcs + XPCS_WRAP_UPHY_RX_CONTROL);
138 err = readl_poll_timeout(mgbe->xpcs + XPCS_WRAP_UPHY_RX_CONTROL, value,
139 (value & XPCS_WRAP_UPHY_RX_CONTROL_RX_CAL_EN) == 0,
146 value = readl(mgbe->xpcs + XPCS_WRAP_UPHY_RX_CONTROL);
147 value |= XPCS_WRAP_UPHY_RX_CONTROL_RX_DATA_EN;
148 writel(value, mgbe->xpcs + XPCS_WRAP_UPHY_RX_CONTROL);
150 value = readl(mgbe->xpcs + XPCS_WRAP_UPHY_RX_CONTROL);
151 value |= XPCS_WRAP_UPHY_RX_CONTROL_RX_CDR_RESET;
152 writel(value, mgbe->xpcs + XPCS_WRAP_UPHY_RX_CONTROL);
154 value = readl(mgbe->xpcs + XPCS_WRAP_UPHY_RX_CONTROL);
155 value &= ~XPCS_WRAP_UPHY_RX_CONTROL_RX_CDR_RESET;
156 writel(value, mgbe->xpcs + XPCS_WRAP_UPHY_RX_CONTROL);
158 value = readl(mgbe->xpcs + XPCS_WRAP_UPHY_RX_CONTROL);
159 value |= XPCS_WRAP_UPHY_RX_CONTROL_RX_PCS_PHY_RDY;
160 writel(value, mgbe->xpcs + XPCS_WRAP_UPHY_RX_CONTROL);
162 err = readl_poll_timeout(mgbe->xpcs + XPCS_WRAP_IRQ_STATUS, value,
163 value & XPCS_WRAP_IRQ_STATUS_PCS_LINK_STS,
171 writel(value, mgbe->xpcs + XPCS_WRAP_IRQ_STATUS);
179 u32 value;
181 value = readl(mgbe->xpcs + XPCS_WRAP_UPHY_RX_CONTROL);
182 value |= XPCS_WRAP_UPHY_RX_CONTROL_RX_SW_OVRD;
183 writel(value, mgbe->xpcs + XPCS_WRAP_UPHY_RX_CONTROL);
185 value = readl(mgbe->xpcs + XPCS_WRAP_UPHY_RX_CONTROL);
186 value &= ~XPCS_WRAP_UPHY_RX_CONTROL_RX_DATA_EN;
187 writel(value, mgbe->xpcs + XPCS_WRAP_UPHY_RX_CONTROL);
189 value = readl(mgbe->xpcs + XPCS_WRAP_UPHY_RX_CONTROL);
190 value |= XPCS_WRAP_UPHY_RX_CONTROL_RX_SLEEP;
191 writel(value, mgbe->xpcs + XPCS_WRAP_UPHY_RX_CONTROL);
193 value = readl(mgbe->xpcs + XPCS_WRAP_UPHY_RX_CONTROL);
194 value |= XPCS_WRAP_UPHY_RX_CONTROL_AUX_RX_IDDQ;
195 writel(value, mgbe->xpcs + XPCS_WRAP_UPHY_RX_CONTROL);
197 value = readl(mgbe->xpcs + XPCS_WRAP_UPHY_RX_CONTROL);
198 value |= XPCS_WRAP_UPHY_RX_CONTROL_RX_IDDQ;
199 writel(value, mgbe->xpcs + XPCS_WRAP_UPHY_RX_CONTROL);
208 u32 value;
312 value = readl(mgbe->xpcs + XPCS_WRAP_UPHY_STATUS);
313 if ((value & XPCS_WRAP_UPHY_STATUS_TX_P_UP) == 0) {
314 value = readl(mgbe->xpcs + XPCS_WRAP_UPHY_HW_INIT_CTRL);
315 value |= XPCS_WRAP_UPHY_HW_INIT_CTRL_TX_EN;
316 writel(value, mgbe->xpcs + XPCS_WRAP_UPHY_HW_INIT_CTRL);
319 err = readl_poll_timeout(mgbe->xpcs + XPCS_WRAP_UPHY_HW_INIT_CTRL, value,
320 (value & XPCS_WRAP_UPHY_HW_INIT_CTRL_TX_EN) == 0,