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347 static inline int io_write(struct v4l2_subdev *sd, u8 reg, u8 val)
356 return io_write(sd, reg, (io_read(sd, reg) & mask) | val);
362 return io_write(sd, reg, (io_read(sd, reg) & ~mask) | val);
911 io_write(sd, reg->reg & 0xff, val);
977 io_write(sd, 0x00, predef_vid_timings[i].vid_std);
979 io_write(sd, 0x01, (predef_vid_timings[i].v_freq << 4) + prim_mode);
995 io_write(sd, 0x16, 0x43);
996 io_write(sd, 0x17, 0x5a);
1062 io_write(sd, 0x00, 0x07); /* video std */
1063 io_write(sd, 0x01, 0x02); /* prim mode */
1090 io_write(sd, 0x00, 0x02); /* video std */
1091 io_write(sd, 0x01, 0x06); /* prim mode */
1712 io_write(sd, 0x15, 0xb0); /* Disable Tristate of Pins (no audio) */
1716 io_write(sd, 0x15, 0xa0); /* Disable Tristate of Pins */
1730 io_write(sd, 0x15, 0xbe); /* Tristate all outputs from video core */
1790 io_write(sd, 0x00, vid_std_select); /* video std: CVBS or YC mode */
1791 io_write(sd, 0x01, 0); /* prim mode */
1798 io_write(sd, 0xdd, 0x90); /* Manual 2x output clock */
1838 io_write(sd, 0x00, vid_std_select); /* video std */
1839 io_write(sd, 0x01, 0x02); /* prim mode */
1878 io_write(sd, 0x00, vid_std_select); /* video std */
1879 io_write(sd, 0x01, 5); /* prim mode */
2053 io_write(sd, 0x03, state->format->op_format_sel |
2136 io_write(sd, 0x46, 0x9c);
2138 io_write(sd, 0x5a, 0x10);
2140 io_write(sd, 0x73, 0x03);
2142 io_write(sd, 0x78, 0x03);
2144 io_write(sd, 0xa0, 0x09);
2146 io_write(sd, 0x69, 0x08);
2148 io_write(sd, 0x46, 0x0);
2149 io_write(sd, 0x5a, 0x0);
2150 io_write(sd, 0x73, 0x0);
2151 io_write(sd, 0x78, 0x0);
2152 io_write(sd, 0xa0, 0x0);
2153 io_write(sd, 0x69, 0x0);
2231 io_write(sd, 0x94, cec_irq);
2376 io_write(sd, 0x44, irq_status[0]);
2378 io_write(sd, 0x58, irq_status[1]);
2380 io_write(sd, 0x71, irq_status[2]);
2382 io_write(sd, 0x76, irq_status[3]);
2384 io_write(sd, 0x9e, irq_status[4]);
2386 io_write(sd, 0x67, irq_status[5]);
3003 io_write(sd, 0x0c, 0x42); /* Power up part and power down VDP */
3004 io_write(sd, 0x15, 0x80); /* Power up pads */
3007 io_write(sd, 0x02, 0xf0 | pdata->alt_gamma << 3);
3034 io_write(sd, 0x06, 0xa6); /* positive VS and HS and DE */
3086 io_write(sd, 0x19, 0x80 | pdata->llc_dll_phase);
3087 io_write(sd, 0x33, 0x40);
3090 io_write(sd, 0x40, 0xf2); /* Configure INT1 */
3112 io_write(sd, 0x00, 0x01); /* Program SDP 4x1 */
3113 io_write(sd, 0x01, 0x00); /* Program SDP mode */
3120 io_write(sd, 0x0C, 0x40); /* Power up ADV7844 */
3121 io_write(sd, 0x15, 0xBA); /* Enable outputs */
3123 io_write(sd, 0xFF, 0x04); /* Reset memory controller */
3170 io_write(sd, 0xf1, pdata->i2c_sdp << 1);
3171 io_write(sd, 0xf2, pdata->i2c_sdp_io << 1);
3172 io_write(sd, 0xf3, pdata->i2c_avlink << 1);
3173 io_write(sd, 0xf4, pdata->i2c_cec << 1);
3174 io_write(sd, 0xf5, pdata->i2c_infoframe << 1);
3176 io_write(sd, 0xf8, pdata->i2c_afe << 1);
3177 io_write(sd, 0xf9, pdata->i2c_repeater << 1);
3178 io_write(sd, 0xfa, pdata->i2c_edid << 1);
3179 io_write(sd, 0xfb, pdata->i2c_hdmi << 1);
3181 io_write(sd, 0xfd, pdata->i2c_cp << 1);
3182 io_write(sd, 0xfe, pdata->i2c_vdp << 1);
3394 io_write(sd, io_reg, addr << 1);