Lines Matching defs:clks
32 /* MX6UL requires two more clks */
40 static struct clk_bulk_data clks[] = {
68 old_freq = clk_get_rate(clks[ARM].clk) / 1000;
127 clk_set_rate(clks[ARM].clk, (old_freq >> 1) * 1000);
128 clk_set_parent(clks[PLL1_SW].clk, clks[PLL1_SYS].clk);
129 if (freq_hz > clk_get_rate(clks[PLL2_PFD2_396M].clk))
130 clk_set_parent(clks[SECONDARY_SEL].clk,
131 clks[PLL2_BUS].clk);
133 clk_set_parent(clks[SECONDARY_SEL].clk,
134 clks[PLL2_PFD2_396M].clk);
135 clk_set_parent(clks[STEP].clk, clks[SECONDARY_SEL].clk);
136 clk_set_parent(clks[PLL1_SW].clk, clks[STEP].clk);
137 if (freq_hz > clk_get_rate(clks[PLL2_BUS].clk)) {
138 clk_set_rate(clks[PLL1_SYS].clk, new_freq * 1000);
139 clk_set_parent(clks[PLL1_SW].clk, clks[PLL1_SYS].clk);
142 clk_set_parent(clks[STEP].clk, clks[PLL2_PFD2_396M].clk);
143 clk_set_parent(clks[PLL1_SW].clk, clks[STEP].clk);
144 if (freq_hz > clk_get_rate(clks[PLL2_PFD2_396M].clk)) {
145 clk_set_rate(clks[PLL1_SYS].clk, new_freq * 1000);
146 clk_set_parent(clks[PLL1_SW].clk, clks[PLL1_SYS].clk);
150 clk_prepare_enable(clks[PLL1_SYS].clk);
155 ret = clk_set_rate(clks[ARM].clk, new_freq * 1000);
169 clk_disable_unprepare(clks[PLL1_SYS].clk);
192 policy->clk = clks[ARM].clk;
368 ret = clk_bulk_get(cpu_dev, num_clks, clks);
515 clk_bulk_put(num_clks, clks);
532 clk_bulk_put(num_clks, clks);