Lines Matching refs:clkr
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3036 [GCC_GPU_SNOC_DVM_GFX_CLK] = &gcc_gpu_snoc_dvm_gfx_clk.clkr,
3037 [GCC_HMSS_AHB_CLK] = &gcc_hmss_ahb_clk.clkr,
3038 [GCC_HMSS_AT_CLK] = &gcc_hmss_at_clk.clkr,
3039 [GCC_HMSS_RBCPR_CLK] = &gcc_hmss_rbcpr_clk.clkr,
3040 [GCC_HMSS_TRIG_CLK] = &gcc_hmss_trig_clk.clkr,
3041 [GCC_MMSS_NOC_CFG_AHB_CLK] = &gcc_mmss_noc_cfg_ahb_clk.clkr,
3042 [GCC_MMSS_QM_AHB_CLK] = &gcc_mmss_qm_ahb_clk.clkr,
3043 [GCC_MMSS_QM_CORE_CLK] = &gcc_mmss_qm_core_clk.clkr,
3044 [GCC_MMSS_SYS_NOC_AXI_CLK] = &gcc_mmss_sys_noc_axi_clk.clkr,
3045 [GCC_MSS_AT_CLK] = &gcc_mss_at_clk.clkr,
3046 [GCC_PCIE_0_AUX_CLK] = &gcc_pcie_0_aux_clk.clkr,
3047 [GCC_PCIE_0_CFG_AHB_CLK] = &gcc_pcie_0_cfg_ahb_clk.clkr,
3048 [GCC_PCIE_0_MSTR_AXI_CLK] = &gcc_pcie_0_mstr_axi_clk.clkr,
3049 [GCC_PCIE_0_PIPE_CLK] = &gcc_pcie_0_pipe_clk.clkr,
3050 [GCC_PCIE_0_SLV_AXI_CLK] = &gcc_pcie_0_slv_axi_clk.clkr,
3051 [GCC_PCIE_PHY_AUX_CLK] = &gcc_pcie_phy_aux_clk.clkr,
3052 [GCC_PDM2_CLK] = &gcc_pdm2_clk.clkr,
3053 [GCC_PDM_AHB_CLK] = &gcc_pdm_ahb_clk.clkr,
3054 [GCC_PDM_XO4_CLK] = &gcc_pdm_xo4_clk.clkr,
3055 [GCC_PRNG_AHB_CLK] = &gcc_prng_ahb_clk.clkr,
3056 [GCC_SDCC2_AHB_CLK] = &gcc_sdcc2_ahb_clk.clkr,
3057 [GCC_SDCC2_APPS_CLK] = &gcc_sdcc2_apps_clk.clkr,
3058 [GCC_SDCC4_AHB_CLK] = &gcc_sdcc4_ahb_clk.clkr,
3059 [GCC_SDCC4_APPS_CLK] = &gcc_sdcc4_apps_clk.clkr,
3060 [GCC_TSIF_AHB_CLK] = &gcc_tsif_ahb_clk.clkr,
3061 [GCC_TSIF_INACTIVITY_TIMERS_CLK] = &gcc_tsif_inactivity_timers_clk.clkr,
3062 [GCC_TSIF_REF_CLK] = &gcc_tsif_ref_clk.clkr,
3063 [GCC_UFS_AHB_CLK] = &gcc_ufs_ahb_clk.clkr,
3064 [GCC_UFS_AXI_CLK] = &gcc_ufs_axi_clk.clkr,
3065 [GCC_UFS_ICE_CORE_CLK] = &gcc_ufs_ice_core_clk.clkr,
3066 [GCC_UFS_PHY_AUX_CLK] = &gcc_ufs_phy_aux_clk.clkr,
3067 [GCC_UFS_RX_SYMBOL_0_CLK] = &gcc_ufs_rx_symbol_0_clk.clkr,
3068 [GCC_UFS_RX_SYMBOL_1_CLK] = &gcc_ufs_rx_symbol_1_clk.clkr,
3069 [GCC_UFS_TX_SYMBOL_0_CLK] = &gcc_ufs_tx_symbol_0_clk.clkr,
3070 [GCC_UFS_UNIPRO_CORE_CLK] = &gcc_ufs_unipro_core_clk.clkr,
3071 [GCC_USB30_MASTER_CLK] = &gcc_usb30_master_clk.clkr,
3072 [GCC_USB30_MOCK_UTMI_CLK] = &gcc_usb30_mock_utmi_clk.clkr,
3073 [GCC_USB30_SLEEP_CLK] = &gcc_usb30_sleep_clk.clkr,
3074 [GCC_USB3_PHY_AUX_CLK] = &gcc_usb3_phy_aux_clk.clkr,
3075 [GCC_USB3_PHY_PIPE_CLK] = &gcc_usb3_phy_pipe_clk.clkr,
3076 [GCC_USB_PHY_CFG_AHB2PHY_CLK] = &gcc_usb_phy_cfg_ahb2phy_clk.clkr,
3077 [GP1_CLK_SRC] = &gp1_clk_src.clkr,
3078 [GP2_CLK_SRC] = &gp2_clk_src.clkr,
3079 [GP3_CLK_SRC] = &gp3_clk_src.clkr,
3080 [GPLL0] = &gpll0.clkr,
3081 [GPLL0_OUT_EVEN] = &gpll0_out_even.clkr,
3082 [GPLL0_OUT_MAIN] = &gpll0_out_main.clkr,
3083 [GPLL0_OUT_ODD] = &gpll0_out_odd.clkr,
3084 [GPLL0_OUT_TEST] = &gpll0_out_test.clkr,
3085 [GPLL1] = &gpll1.clkr,
3086 [GPLL1_OUT_EVEN] = &gpll1_out_even.clkr,
3087 [GPLL1_OUT_MAIN] = &gpll1_out_main.clkr,
3088 [GPLL1_OUT_ODD] = &gpll1_out_odd.clkr,
3089 [GPLL1_OUT_TEST] = &gpll1_out_test.clkr,
3090 [GPLL2] = &gpll2.clkr,
3091 [GPLL2_OUT_EVEN] = &gpll2_out_even.clkr,
3092 [GPLL2_OUT_MAIN] = &gpll2_out_main.clkr,
3093 [GPLL2_OUT_ODD] = &gpll2_out_odd.clkr,
3094 [GPLL2_OUT_TEST] = &gpll2_out_test.clkr,
3095 [GPLL3] = &gpll3.clkr,
3096 [GPLL3_OUT_EVEN] = &gpll3_out_even.clkr,
3097 [GPLL3_OUT_MAIN] = &gpll3_out_main.clkr,
3098 [GPLL3_OUT_ODD] = &gpll3_out_odd.clkr,
3099 [GPLL3_OUT_TEST] = &gpll3_out_test.clkr,
3100 [GPLL4] = &gpll4.clkr,
3101 [GPLL4_OUT_EVEN] = &gpll4_out_even.clkr,
3102 [GPLL4_OUT_MAIN] = &gpll4_out_main.clkr,
3103 [GPLL4_OUT_ODD] = &gpll4_out_odd.clkr,
3104 [GPLL4_OUT_TEST] = &gpll4_out_test.clkr,
3105 [HMSS_AHB_CLK_SRC] = &hmss_ahb_clk_src.clkr,
3106 [HMSS_RBCPR_CLK_SRC] = &hmss_rbcpr_clk_src.clkr,
3107 [PCIE_AUX_CLK_SRC] = &pcie_aux_clk_src.clkr,
3108 [PDM2_CLK_SRC] = &pdm2_clk_src.clkr,
3109 [SDCC2_APPS_CLK_SRC] = &sdcc2_apps_clk_src.clkr,
3110 [SDCC4_APPS_CLK_SRC] = &sdcc4_apps_clk_src.clkr,
3111 [TSIF_REF_CLK_SRC] = &tsif_ref_clk_src.clkr,
3112 [UFS_AXI_CLK_SRC] = &ufs_axi_clk_src.clkr,
3113 [UFS_UNIPRO_CORE_CLK_SRC] = &ufs_unipro_core_clk_src.clkr,
3114 [USB30_MASTER_CLK_SRC] = &usb30_master_clk_src.clkr,
3115 [USB30_MOCK_UTMI_CLK_SRC] = &usb30_mock_utmi_clk_src.clkr,
3116 [USB3_PHY_AUX_CLK_SRC] = &usb3_phy_aux_clk_src.clkr,
3117 [GCC_HDMI_CLKREF_CLK] = &gcc_hdmi_clkref_clk.clkr,
3118 [GCC_UFS_CLKREF_CLK] = &gcc_ufs_clkref_clk.clkr,
3119 [GCC_USB3_CLKREF_CLK] = &gcc_usb3_clkref_clk.clkr,
3120 [GCC_PCIE_CLKREF_CLK] = &gcc_pcie_clkref_clk.clkr,
3121 [GCC_RX1_USB2_CLKREF_CLK] = &gcc_rx1_usb2_clkref_clk.clkr,
3122 [GCC_MSS_CFG_AHB_CLK] = &gcc_mss_cfg_ahb_clk.clkr,
3123 [GCC_BOOT_ROM_AHB_CLK] = &gcc_boot_rom_ahb_clk.clkr,
3124 [GCC_MSS_GPLL0_DIV_CLK_SRC] = &gcc_mss_gpll0_div_clk_src.clkr,
3125 [GCC_MSS_SNOC_AXI_CLK] = &gcc_mss_snoc_axi_clk.clkr,
3126 [GCC_MSS_MNOC_BIMC_AXI_CLK] = &gcc_mss_mnoc_bimc_axi_clk.clkr,
3127 [GCC_MMSS_GPLL0_CLK] = &gcc_mmss_gpll0_clk.clkr,
3128 [HMSS_GPLL0_CLK_SRC] = &hmss_gpll0_clk_src.clkr,
3129 [GCC_IM_SLEEP] = &gcc_im_sleep_clk.clkr,
3130 [AGGRE2_SNOC_NORTH_AXI] = &aggre2_snoc_north_axi_clk.clkr,
3131 [SSC_XO] = &ssc_xo_clk.clkr,
3132 [SSC_CNOC_AHBS_CLK] = &ssc_cnoc_ahbs_clk.clkr,
3133 [GCC_MMSS_GPLL0_DIV_CLK] = &gcc_mmss_gpll0_div_clk.clkr,
3134 [GCC_GPU_GPLL0_DIV_CLK] = &gcc_gpu_gpll0_div_clk.clkr,
3135 [GCC_GPU_GPLL0_CLK] = &gcc_gpu_gpll0_clk.clkr,