Lines Matching refs:clkr
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3620 &nssnoc_memnoc_bfdcd_clk_src.clkr.hw
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3733 .clkr.hw.init = &(const struct clk_init_data) {
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3764 &gcc_xo_clk_src.clkr.hw
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3798 &uniphy_sys_clk_src.clkr.hw
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3832 &uniphy_sys_clk_src.clkr.hw
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3849 &uniphy_sys_clk_src.clkr.hw
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3940 [GPLL2] = &gpll2.clkr,
3941 [GCC_SLEEP_CLK_SRC] = &gcc_sleep_clk_src.clkr,
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3955 [BLSP1_QUP6_SPI_APPS_CLK_SRC] = &blsp1_qup6_spi_apps_clk_src.clkr,
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3957 [BLSP1_UART2_APPS_CLK_SRC] = &blsp1_uart2_apps_clk_src.clkr,
3958 [BLSP1_UART3_APPS_CLK_SRC] = &blsp1_uart3_apps_clk_src.clkr,
3959 [BLSP1_UART4_APPS_CLK_SRC] = &blsp1_uart4_apps_clk_src.clkr,
3960 [BLSP1_UART5_APPS_CLK_SRC] = &blsp1_uart5_apps_clk_src.clkr,
3961 [BLSP1_UART6_APPS_CLK_SRC] = &blsp1_uart6_apps_clk_src.clkr,
3962 [GCC_APSS_AHB_CLK] = &gcc_apss_ahb_clk.clkr,
3963 [GCC_APSS_AXI_CLK] = &gcc_apss_axi_clk.clkr,
3964 [GCC_BLSP1_QUP1_I2C_APPS_CLK] = &gcc_blsp1_qup1_i2c_apps_clk.clkr,
3965 [GCC_BLSP1_QUP1_SPI_APPS_CLK] = &gcc_blsp1_qup1_spi_apps_clk.clkr,
3966 [GCC_BLSP1_QUP2_I2C_APPS_CLK] = &gcc_blsp1_qup2_i2c_apps_clk.clkr,
3967 [GCC_BLSP1_QUP2_SPI_APPS_CLK] = &gcc_blsp1_qup2_spi_apps_clk.clkr,
3968 [GCC_BLSP1_QUP3_I2C_APPS_CLK] = &gcc_blsp1_qup3_i2c_apps_clk.clkr,
3969 [GCC_BLSP1_QUP3_SPI_APPS_CLK] = &gcc_blsp1_qup3_spi_apps_clk.clkr,
3970 [GCC_BLSP1_QUP4_I2C_APPS_CLK] = &gcc_blsp1_qup4_i2c_apps_clk.clkr,
3971 [GCC_BLSP1_QUP4_SPI_APPS_CLK] = &gcc_blsp1_qup4_spi_apps_clk.clkr,
3972 [GCC_BLSP1_QUP5_I2C_APPS_CLK] = &gcc_blsp1_qup5_i2c_apps_clk.clkr,
3973 [GCC_BLSP1_QUP5_SPI_APPS_CLK] = &gcc_blsp1_qup5_spi_apps_clk.clkr,
3974 [GCC_BLSP1_QUP6_I2C_APPS_CLK] = &gcc_blsp1_qup6_i2c_apps_clk.clkr,
3975 [GCC_BLSP1_QUP6_SPI_APPS_CLK] = &gcc_blsp1_qup6_spi_apps_clk.clkr,
3976 [GCC_BLSP1_UART1_APPS_CLK] = &gcc_blsp1_uart1_apps_clk.clkr,
3977 [GCC_BLSP1_UART2_APPS_CLK] = &gcc_blsp1_uart2_apps_clk.clkr,
3978 [GCC_BLSP1_UART3_APPS_CLK] = &gcc_blsp1_uart3_apps_clk.clkr,
3979 [GCC_BLSP1_UART4_APPS_CLK] = &gcc_blsp1_uart4_apps_clk.clkr,
3980 [GCC_BLSP1_UART5_APPS_CLK] = &gcc_blsp1_uart5_apps_clk.clkr,
3981 [GCC_BLSP1_UART6_APPS_CLK] = &gcc_blsp1_uart6_apps_clk.clkr,
3982 [GCC_CRYPTO_AHB_CLK] = &gcc_crypto_ahb_clk.clkr,
3983 [GCC_CRYPTO_AXI_CLK] = &gcc_crypto_axi_clk.clkr,
3984 [GCC_CRYPTO_CLK] = &gcc_crypto_clk.clkr,
3985 [GCC_CRYPTO_CLK_SRC] = &gcc_crypto_clk_src.clkr,
3986 [PCIE0_AXI_M_CLK_SRC] = &pcie0_axi_m_clk_src.clkr,
3987 [GCC_PCIE0_AXI_M_CLK] = &gcc_pcie0_axi_m_clk.clkr,
3988 [PCIE1_AXI_M_CLK_SRC] = &pcie1_axi_m_clk_src.clkr,
3989 [GCC_PCIE1_AXI_M_CLK] = &gcc_pcie1_axi_m_clk.clkr,
3990 [PCIE2_AXI_M_CLK_SRC] = &pcie2_axi_m_clk_src.clkr,
3991 [GCC_PCIE2_AXI_M_CLK] = &gcc_pcie2_axi_m_clk.clkr,
3992 [PCIE3_AXI_M_CLK_SRC] = &pcie3_axi_m_clk_src.clkr,
3993 [GCC_PCIE3_AXI_M_CLK] = &gcc_pcie3_axi_m_clk.clkr,
3994 [PCIE0_AXI_S_CLK_SRC] = &pcie0_axi_s_clk_src.clkr,
3995 [GCC_PCIE0_AXI_S_BRIDGE_CLK] = &gcc_pcie0_axi_s_bridge_clk.clkr,
3996 [GCC_PCIE0_AXI_S_CLK] = &gcc_pcie0_axi_s_clk.clkr,
3997 [PCIE1_AXI_S_CLK_SRC] = &pcie1_axi_s_clk_src.clkr,
3998 [GCC_PCIE1_AXI_S_BRIDGE_CLK] = &gcc_pcie1_axi_s_bridge_clk.clkr,
3999 [GCC_PCIE1_AXI_S_CLK] = &gcc_pcie1_axi_s_clk.clkr,
4000 [PCIE2_AXI_S_CLK_SRC] = &pcie2_axi_s_clk_src.clkr,
4001 [GCC_PCIE2_AXI_S_BRIDGE_CLK] = &gcc_pcie2_axi_s_bridge_clk.clkr,
4002 [GCC_PCIE2_AXI_S_CLK] = &gcc_pcie2_axi_s_clk.clkr,
4003 [PCIE3_AXI_S_CLK_SRC] = &pcie3_axi_s_clk_src.clkr,
4004 [GCC_PCIE3_AXI_S_BRIDGE_CLK] = &gcc_pcie3_axi_s_bridge_clk.clkr,
4005 [GCC_PCIE3_AXI_S_CLK] = &gcc_pcie3_axi_s_clk.clkr,
4006 [PCIE0_PIPE_CLK_SRC] = &pcie0_pipe_clk_src.clkr,
4007 [PCIE1_PIPE_CLK_SRC] = &pcie1_pipe_clk_src.clkr,
4008 [PCIE2_PIPE_CLK_SRC] = &pcie2_pipe_clk_src.clkr,
4009 [PCIE3_PIPE_CLK_SRC] = &pcie3_pipe_clk_src.clkr,
4010 [PCIE_AUX_CLK_SRC] = &pcie_aux_clk_src.clkr,
4011 [GCC_PCIE0_AUX_CLK] = &gcc_pcie0_aux_clk.clkr,
4012 [GCC_PCIE1_AUX_CLK] = &gcc_pcie1_aux_clk.clkr,
4013 [GCC_PCIE2_AUX_CLK] = &gcc_pcie2_aux_clk.clkr,
4014 [GCC_PCIE3_AUX_CLK] = &gcc_pcie3_aux_clk.clkr,
4015 [PCIE0_RCHNG_CLK_SRC] = &pcie0_rchng_clk_src.clkr,
4016 [GCC_PCIE0_RCHNG_CLK] = &gcc_pcie0_rchng_clk.clkr,
4017 [PCIE1_RCHNG_CLK_SRC] = &pcie1_rchng_clk_src.clkr,
4018 [GCC_PCIE1_RCHNG_CLK] = &gcc_pcie1_rchng_clk.clkr,
4019 [PCIE2_RCHNG_CLK_SRC] = &pcie2_rchng_clk_src.clkr,
4020 [GCC_PCIE2_RCHNG_CLK] = &gcc_pcie2_rchng_clk.clkr,
4021 [PCIE3_RCHNG_CLK_SRC] = &pcie3_rchng_clk_src.clkr,
4022 [GCC_PCIE3_RCHNG_CLK] = &gcc_pcie3_rchng_clk.clkr,
4023 [GCC_PCIE0_AHB_CLK] = &gcc_pcie0_ahb_clk.clkr,
4024 [GCC_PCIE1_AHB_CLK] = &gcc_pcie1_ahb_clk.clkr,
4025 [GCC_PCIE2_AHB_CLK] = &gcc_pcie2_ahb_clk.clkr,
4026 [GCC_PCIE3_AHB_CLK] = &gcc_pcie3_ahb_clk.clkr,
4027 [USB0_AUX_CLK_SRC] = &usb0_aux_clk_src.clkr,
4028 [GCC_USB0_AUX_CLK] = &gcc_usb0_aux_clk.clkr,
4029 [USB0_MASTER_CLK_SRC] = &usb0_master_clk_src.clkr,
4030 [GCC_USB0_MASTER_CLK] = &gcc_usb0_master_clk.clkr,
4031 [GCC_SNOC_USB_CLK] = &gcc_snoc_usb_clk.clkr,
4032 [GCC_ANOC_USB_AXI_CLK] = &gcc_anoc_usb_axi_clk.clkr,
4033 [USB0_MOCK_UTMI_CLK_SRC] = &usb0_mock_utmi_clk_src.clkr,
4034 [USB0_MOCK_UTMI_DIV_CLK_SRC] = &usb0_mock_utmi_div_clk_src.clkr,
4035 [GCC_USB0_MOCK_UTMI_CLK] = &gcc_usb0_mock_utmi_clk.clkr,
4036 [USB0_PIPE_CLK_SRC] = &usb0_pipe_clk_src.clkr,
4037 [GCC_USB0_PHY_CFG_AHB_CLK] = &gcc_usb0_phy_cfg_ahb_clk.clkr,
4038 [GCC_USB0_PIPE_CLK] = &gcc_usb0_pipe_clk.clkr,
4039 [GCC_USB0_SLEEP_CLK] = &gcc_usb0_sleep_clk.clkr,
4040 [SDCC1_APPS_CLK_SRC] = &sdcc1_apps_clk_src.clkr,
4041 [GCC_SDCC1_APPS_CLK] = &gcc_sdcc1_apps_clk.clkr,
4042 [SDCC1_ICE_CORE_CLK_SRC] = &sdcc1_ice_core_clk_src.clkr,
4043 [GCC_SDCC1_ICE_CORE_CLK] = &gcc_sdcc1_ice_core_clk.clkr,
4044 [GCC_SDCC1_AHB_CLK] = &gcc_sdcc1_ahb_clk.clkr,
4045 [PCNOC_BFDCD_CLK_SRC] = &pcnoc_bfdcd_clk_src.clkr,
4046 [GCC_NSSCFG_CLK] = &gcc_nsscfg_clk.clkr,
4047 [GCC_NSSNOC_NSSCC_CLK] = &gcc_nssnoc_nsscc_clk.clkr,
4048 [GCC_NSSCC_CLK] = &gcc_nsscc_clk.clkr,
4049 [GCC_NSSNOC_PCNOC_1_CLK] = &gcc_nssnoc_pcnoc_1_clk.clkr,
4050 [GCC_QDSS_DAP_AHB_CLK] = &gcc_qdss_dap_ahb_clk.clkr,
4051 [GCC_QDSS_CFG_AHB_CLK] = &gcc_qdss_cfg_ahb_clk.clkr,
4052 [GCC_QPIC_AHB_CLK] = &gcc_qpic_ahb_clk.clkr,
4053 [GCC_QPIC_CLK] = &gcc_qpic_clk.clkr,
4054 [GCC_BLSP1_AHB_CLK] = &gcc_blsp1_ahb_clk.clkr,
4055 [GCC_MDIO_AHB_CLK] = &gcc_mdio_ahb_clk.clkr,
4056 [GCC_PRNG_AHB_CLK] = &gcc_prng_ahb_clk.clkr,
4057 [GCC_UNIPHY0_AHB_CLK] = &gcc_uniphy0_ahb_clk.clkr,
4058 [GCC_UNIPHY1_AHB_CLK] = &gcc_uniphy1_ahb_clk.clkr,
4059 [GCC_UNIPHY2_AHB_CLK] = &gcc_uniphy2_ahb_clk.clkr,
4060 [GCC_CMN_12GPLL_AHB_CLK] = &gcc_cmn_12gpll_ahb_clk.clkr,
4061 [GCC_CMN_12GPLL_APU_CLK] = &gcc_cmn_12gpll_apu_clk.clkr,
4062 [SYSTEM_NOC_BFDCD_CLK_SRC] = &system_noc_bfdcd_clk_src.clkr,
4063 [GCC_NSSNOC_SNOC_CLK] = &gcc_nssnoc_snoc_clk.clkr,
4064 [GCC_NSSNOC_SNOC_1_CLK] = &gcc_nssnoc_snoc_1_clk.clkr,
4065 [GCC_QDSS_ETR_USB_CLK] = &gcc_qdss_etr_usb_clk.clkr,
4066 [WCSS_AHB_CLK_SRC] = &wcss_ahb_clk_src.clkr,
4067 [GCC_Q6_AHB_CLK] = &gcc_q6_ahb_clk.clkr,
4068 [GCC_Q6_AHB_S_CLK] = &gcc_q6_ahb_s_clk.clkr,
4069 [GCC_WCSS_ECAHB_CLK] = &gcc_wcss_ecahb_clk.clkr,
4070 [GCC_WCSS_ACMT_CLK] = &gcc_wcss_acmt_clk.clkr,
4071 [GCC_SYS_NOC_WCSS_AHB_CLK] = &gcc_sys_noc_wcss_ahb_clk.clkr,
4072 [WCSS_AXI_M_CLK_SRC] = &wcss_axi_m_clk_src.clkr,
4073 [GCC_ANOC_WCSS_AXI_M_CLK] = &gcc_anoc_wcss_axi_m_clk.clkr,
4074 [QDSS_AT_CLK_SRC] = &qdss_at_clk_src.clkr,
4075 [GCC_Q6SS_ATBM_CLK] = &gcc_q6ss_atbm_clk.clkr,
4076 [GCC_WCSS_DBG_IFC_ATB_CLK] = &gcc_wcss_dbg_ifc_atb_clk.clkr,
4077 [GCC_NSSNOC_ATB_CLK] = &gcc_nssnoc_atb_clk.clkr,
4078 [GCC_QDSS_AT_CLK] = &gcc_qdss_at_clk.clkr,
4079 [GCC_SYS_NOC_AT_CLK] = &gcc_sys_noc_at_clk.clkr,
4080 [GCC_PCNOC_AT_CLK] = &gcc_pcnoc_at_clk.clkr,
4081 [GCC_USB0_EUD_AT_CLK] = &gcc_usb0_eud_at_clk.clkr,
4082 [GCC_QDSS_EUD_AT_CLK] = &gcc_qdss_eud_at_clk.clkr,
4083 [QDSS_STM_CLK_SRC] = &qdss_stm_clk_src.clkr,
4084 [GCC_QDSS_STM_CLK] = &gcc_qdss_stm_clk.clkr,
4085 [GCC_SYS_NOC_QDSS_STM_AXI_CLK] = &gcc_sys_noc_qdss_stm_axi_clk.clkr,
4086 [QDSS_TRACECLKIN_CLK_SRC] = &qdss_traceclkin_clk_src.clkr,
4087 [GCC_QDSS_TRACECLKIN_CLK] = &gcc_qdss_traceclkin_clk.clkr,
4088 [QDSS_TSCTR_CLK_SRC] = &qdss_tsctr_clk_src.clkr,
4089 [GCC_Q6_TSCTR_1TO2_CLK] = &gcc_q6_tsctr_1to2_clk.clkr,
4090 [GCC_WCSS_DBG_IFC_NTS_CLK] = &gcc_wcss_dbg_ifc_nts_clk.clkr,
4091 [GCC_QDSS_TSCTR_DIV2_CLK] = &gcc_qdss_tsctr_div2_clk.clkr,
4092 [GCC_QDSS_TS_CLK] = &gcc_qdss_ts_clk.clkr,
4093 [GCC_QDSS_TSCTR_DIV4_CLK] = &gcc_qdss_tsctr_div4_clk.clkr,
4094 [GCC_NSS_TS_CLK] = &gcc_nss_ts_clk.clkr,
4095 [GCC_QDSS_TSCTR_DIV8_CLK] = &gcc_qdss_tsctr_div8_clk.clkr,
4096 [GCC_QDSS_TSCTR_DIV16_CLK] = &gcc_qdss_tsctr_div16_clk.clkr,
4097 [GCC_Q6SS_PCLKDBG_CLK] = &gcc_q6ss_pclkdbg_clk.clkr,
4098 [GCC_Q6SS_TRIG_CLK] = &gcc_q6ss_trig_clk.clkr,
4099 [GCC_WCSS_DBG_IFC_APB_CLK] = &gcc_wcss_dbg_ifc_apb_clk.clkr,
4100 [GCC_WCSS_DBG_IFC_DAPBUS_CLK] = &gcc_wcss_dbg_ifc_dapbus_clk.clkr,
4101 [GCC_QDSS_DAP_CLK] = &gcc_qdss_dap_clk.clkr,
4102 [GCC_QDSS_APB2JTAG_CLK] = &gcc_qdss_apb2jtag_clk.clkr,
4103 [GCC_QDSS_TSCTR_DIV3_CLK] = &gcc_qdss_tsctr_div3_clk.clkr,
4104 [QPIC_IO_MACRO_CLK_SRC] = &qpic_io_macro_clk_src.clkr,
4105 [GCC_QPIC_IO_MACRO_CLK] = &gcc_qpic_io_macro_clk.clkr,
4106 [Q6_AXI_CLK_SRC] = &q6_axi_clk_src.clkr,
4107 [GCC_Q6_AXIM_CLK] = &gcc_q6_axim_clk.clkr,
4108 [GCC_WCSS_Q6_TBU_CLK] = &gcc_wcss_q6_tbu_clk.clkr,
4109 [GCC_MEM_NOC_Q6_AXI_CLK] = &gcc_mem_noc_q6_axi_clk.clkr,
4110 [Q6_AXIM2_CLK_SRC] = &q6_axim2_clk_src.clkr,
4111 [NSSNOC_MEMNOC_BFDCD_CLK_SRC] = &nssnoc_memnoc_bfdcd_clk_src.clkr,
4112 [GCC_NSSNOC_MEMNOC_CLK] = &gcc_nssnoc_memnoc_clk.clkr,
4113 [GCC_NSSNOC_MEM_NOC_1_CLK] = &gcc_nssnoc_mem_noc_1_clk.clkr,
4114 [GCC_NSS_TBU_CLK] = &gcc_nss_tbu_clk.clkr,
4115 [GCC_MEM_NOC_NSSNOC_CLK] = &gcc_mem_noc_nssnoc_clk.clkr,
4116 [LPASS_AXIM_CLK_SRC] = &lpass_axim_clk_src.clkr,
4117 [LPASS_SWAY_CLK_SRC] = &lpass_sway_clk_src.clkr,
4118 [ADSS_PWM_CLK_SRC] = &adss_pwm_clk_src.clkr,
4119 [GCC_ADSS_PWM_CLK] = &gcc_adss_pwm_clk.clkr,
4120 [GP1_CLK_SRC] = &gp1_clk_src.clkr,
4121 [GP2_CLK_SRC] = &gp2_clk_src.clkr,
4122 [GP3_CLK_SRC] = &gp3_clk_src.clkr,
4123 [GCC_XO_CLK_SRC] = &gcc_xo_clk_src.clkr,
4124 [GCC_NSSNOC_XO_DCD_CLK] = &gcc_nssnoc_xo_dcd_clk.clkr,
4125 [GCC_XO_CLK] = &gcc_xo_clk.clkr,
4126 [GCC_NSSNOC_QOSGEN_REF_CLK] = &gcc_nssnoc_qosgen_ref_clk.clkr,
4127 [GCC_NSSNOC_TIMEOUT_REF_CLK] = &gcc_nssnoc_timeout_ref_clk.clkr,
4128 [GCC_XO_DIV4_CLK] = &gcc_xo_div4_clk.clkr,
4129 [GCC_UNIPHY0_SYS_CLK] = &gcc_uniphy0_sys_clk.clkr,
4130 [GCC_UNIPHY1_SYS_CLK] = &gcc_uniphy1_sys_clk.clkr,
4131 [GCC_UNIPHY2_SYS_CLK] = &gcc_uniphy2_sys_clk.clkr,
4132 [GCC_CMN_12GPLL_SYS_CLK] = &gcc_cmn_12gpll_sys_clk.clkr,
4133 [GCC_Q6SS_BOOT_CLK] = &gcc_q6ss_boot_clk.clkr,
4134 [UNIPHY_SYS_CLK_SRC] = &uniphy_sys_clk_src.clkr,
4135 [NSS_TS_CLK_SRC] = &nss_ts_clk_src.clkr,
4136 [GCC_ANOC_PCIE0_1LANE_M_CLK] = &gcc_anoc_pcie0_1lane_m_clk.clkr,
4137 [GCC_ANOC_PCIE1_1LANE_M_CLK] = &gcc_anoc_pcie1_1lane_m_clk.clkr,
4138 [GCC_ANOC_PCIE2_2LANE_M_CLK] = &gcc_anoc_pcie2_2lane_m_clk.clkr,
4139 [GCC_ANOC_PCIE3_2LANE_M_CLK] = &gcc_anoc_pcie3_2lane_m_clk.clkr,
4140 [GCC_SNOC_PCIE0_1LANE_S_CLK] = &gcc_snoc_pcie0_1lane_s_clk.clkr,
4141 [GCC_SNOC_PCIE1_1LANE_S_CLK] = &gcc_snoc_pcie1_1lane_s_clk.clkr,
4142 [GCC_SNOC_PCIE2_2LANE_S_CLK] = &gcc_snoc_pcie2_2lane_s_clk.clkr,
4143 [GCC_SNOC_PCIE3_2LANE_S_CLK] = &gcc_snoc_pcie3_2lane_s_clk.clkr,