Lines Matching refs:clkr
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75 &gpll0_main.clkr.hw },
85 .clkr.hw.init = &(struct clk_init_data){
88 &gpll0_main.clkr.hw },
97 .clkr = {
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197 &gpll6_main.clkr.hw },
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306 &pcnoc_bfdcd_clk_src.clkr.hw },
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1698 { .hw = &ubi32_pll.clkr.hw },
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1760 { .hw = &ubi32_pll.clkr.hw },
1780 .clkr.hw.init = &(struct clk_init_data){
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1796 &nss_port5_tx_clk_src.clkr.hw },
1820 { .hw = &ubi32_pll.clkr.hw },
1837 .clkr.hw.init = &(struct clk_init_data){
1849 .clkr = {
1853 &nss_port6_rx_clk_src.clkr.hw },
1877 { .hw = &ubi32_pll.clkr.hw },
1894 .clkr.hw.init = &(struct clk_init_data){
1906 .clkr = {
1910 &nss_port6_tx_clk_src.clkr.hw },
1931 .clkr.hw.init = &(struct clk_init_data){
1946 { .hw = &gpll0.clkr.hw },
1947 { .hw = &gpll6.clkr.hw },
1966 .clkr.hw.init = &(struct clk_init_data){
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1994 .clkr.hw.init = &(struct clk_init_data){
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2745 .clkr = {
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2847 &sdcc2_apps_clk_src.clkr.hw },
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2895 &nss_ce_clk_src.clkr.hw },
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2991 &nss_imem_clk_src.clkr.hw },
3001 .clkr = {
3017 .clkr = {
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3033 .clkr = {
3039 &nss_ppe_clk_src.clkr.hw },
3049 .clkr = {
3055 &nss_ppe_clk_src.clkr.hw },
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3071 &nss_ppe_clk_src.clkr.hw },
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3098 .clkr = {
3104 &nss_ppe_clk_src.clkr.hw },
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3120 &nss_ce_clk_src.clkr.hw },
3130 .clkr = {
3136 &nss_ce_clk_src.clkr.hw },
3146 .clkr = {
3152 &nss_crypto_clk_src.clkr.hw },
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3178 .clkr = {
3184 &nss_ppe_clk_src.clkr.hw },
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3200 &gcc_xo_clk_src.clkr.hw },
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3242 .clkr = {
3248 &nss_ce_clk_src.clkr.hw },
3258 .clkr = {
3264 &nss_ce_clk_src.clkr.hw },
3275 .clkr = {
3281 &nss_ce_clk_src.clkr.hw },
3292 .clkr = {
3309 .clkr = {
3326 .clkr = {
3332 &nss_ubi0_div_clk_src.clkr.hw },
3343 .clkr = {
3349 &ubi_mpt_clk_src.clkr.hw },
3360 .clkr = {
3366 &nss_ce_clk_src.clkr.hw },
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3394 .clkr = {
3411 .clkr = {
3417 &nss_ubi1_div_clk_src.clkr.hw },
3428 .clkr = {
3434 &ubi_mpt_clk_src.clkr.hw },
3444 .clkr = {
3460 .clkr = {
3466 &gcc_xo_clk_src.clkr.hw },
3476 .clkr = {
3492 .clkr = {
3508 .clkr = {
3514 &gcc_xo_clk_src.clkr.hw },
3524 .clkr = {
3540 .clkr = {
3546 &gcc_xo_clk_src.clkr.hw },
3556 .clkr = {
3572 .clkr = {
3578 &gcc_xo_clk_src.clkr.hw },
3588 .clkr = {
3594 &nss_port1_rx_div_clk_src.clkr.hw },
3604 .clkr = {
3610 &nss_port1_tx_div_clk_src.clkr.hw },
3620 .clkr = {
3626 &nss_port2_rx_div_clk_src.clkr.hw },
3636 .clkr = {
3642 &nss_port2_tx_div_clk_src.clkr.hw },
3652 .clkr = {
3658 &nss_port3_rx_div_clk_src.clkr.hw },
3668 .clkr = {
3674 &nss_port3_tx_div_clk_src.clkr.hw },
3684 .clkr = {
3690 &nss_port4_rx_div_clk_src.clkr.hw },
3700 .clkr = {
3706 &nss_port4_tx_div_clk_src.clkr.hw },
3716 .clkr = {
3722 &nss_port5_rx_div_clk_src.clkr.hw },
3732 .clkr = {
3738 &nss_port5_tx_div_clk_src.clkr.hw },
3748 .clkr = {
3754 &nss_port6_rx_div_clk_src.clkr.hw },
3764 .clkr = {
3770 &nss_port6_tx_div_clk_src.clkr.hw },
3780 .clkr = {
3786 &nss_ppe_clk_src.clkr.hw },
3796 .clkr = {
3802 &nss_ppe_clk_src.clkr.hw },
3812 .clkr = {
3818 &nss_ppe_clk_src.clkr.hw },
3828 .clkr = {
3834 &nss_ppe_clk_src.clkr.hw },
3844 .clkr = {
3850 &nss_ppe_clk_src.clkr.hw },
3860 .clkr = {
3866 &nss_ppe_clk_src.clkr.hw },
3876 .clkr = {
3882 &nss_port1_rx_div_clk_src.clkr.hw },
3892 .clkr = {
3898 &nss_port1_tx_div_clk_src.clkr.hw },
3908 .clkr = {
3914 &nss_port2_rx_div_clk_src.clkr.hw },
3924 .clkr = {
3930 &nss_port2_tx_div_clk_src.clkr.hw },
3940 .clkr = {
3946 &nss_port3_rx_div_clk_src.clkr.hw },
3956 .clkr = {
3962 &nss_port3_tx_div_clk_src.clkr.hw },
3972 .clkr = {
3978 &nss_port4_rx_div_clk_src.clkr.hw },
3988 .clkr = {
3994 &nss_port4_tx_div_clk_src.clkr.hw },
4004 .clkr = {
4010 &nss_port5_rx_div_clk_src.clkr.hw },
4020 .clkr = {
4026 &nss_port5_tx_div_clk_src.clkr.hw },
4036 .clkr = {
4042 &nss_port5_rx_div_clk_src.clkr.hw },
4052 .clkr = {
4058 &nss_port5_tx_div_clk_src.clkr.hw },
4068 .clkr = {
4074 &nss_port6_rx_div_clk_src.clkr.hw },
4084 .clkr = {
4090 &nss_port6_tx_div_clk_src.clkr.hw },
4101 .clkr = {
4118 .clkr = {
4135 .clkr = {
4141 &crypto_clk_src.clkr.hw },
4151 .clkr = {
4157 &gp1_clk_src.clkr.hw },
4167 .clkr = {
4173 &gp2_clk_src.clkr.hw },
4183 .clkr = {
4189 &gp3_clk_src.clkr.hw },
4208 .clkr.hw.init = &(struct clk_init_data){
4219 .clkr = {
4225 &pcie0_rchng_clk_src.clkr.hw,
4237 .clkr = {
4243 &pcie0_axi_clk_src.clkr.hw,
4306 [GPLL0_MAIN] = &gpll0_main.clkr,
4307 [GPLL0] = &gpll0.clkr,
4308 [GPLL2_MAIN] = &gpll2_main.clkr,
4309 [GPLL2] = &gpll2.clkr,
4310 [GPLL4_MAIN] = &gpll4_main.clkr,
4311 [GPLL4] = &gpll4.clkr,
4312 [GPLL6_MAIN] = &gpll6_main.clkr,
4313 [GPLL6] = &gpll6.clkr,
4314 [UBI32_PLL_MAIN] = &ubi32_pll_main.clkr,
4315 [UBI32_PLL] = &ubi32_pll.clkr,
4316 [NSS_CRYPTO_PLL_MAIN] = &nss_crypto_pll_main.clkr,
4317 [NSS_CRYPTO_PLL] = &nss_crypto_pll.clkr,
4318 [PCNOC_BFDCD_CLK_SRC] = &pcnoc_bfdcd_clk_src.clkr,
4319 [GCC_SLEEP_CLK_SRC] = &gcc_sleep_clk_src.clkr,
4320 [BLSP1_QUP1_I2C_APPS_CLK_SRC] = &blsp1_qup1_i2c_apps_clk_src.clkr,
4321 [BLSP1_QUP1_SPI_APPS_CLK_SRC] = &blsp1_qup1_spi_apps_clk_src.clkr,
4322 [BLSP1_QUP2_I2C_APPS_CLK_SRC] = &blsp1_qup2_i2c_apps_clk_src.clkr,
4323 [BLSP1_QUP2_SPI_APPS_CLK_SRC] = &blsp1_qup2_spi_apps_clk_src.clkr,
4324 [BLSP1_QUP3_I2C_APPS_CLK_SRC] = &blsp1_qup3_i2c_apps_clk_src.clkr,
4325 [BLSP1_QUP3_SPI_APPS_CLK_SRC] = &blsp1_qup3_spi_apps_clk_src.clkr,
4326 [BLSP1_QUP4_I2C_APPS_CLK_SRC] = &blsp1_qup4_i2c_apps_clk_src.clkr,
4327 [BLSP1_QUP4_SPI_APPS_CLK_SRC] = &blsp1_qup4_spi_apps_clk_src.clkr,
4328 [BLSP1_QUP5_I2C_APPS_CLK_SRC] = &blsp1_qup5_i2c_apps_clk_src.clkr,
4329 [BLSP1_QUP5_SPI_APPS_CLK_SRC] = &blsp1_qup5_spi_apps_clk_src.clkr,
4330 [BLSP1_QUP6_I2C_APPS_CLK_SRC] = &blsp1_qup6_i2c_apps_clk_src.clkr,
4331 [BLSP1_QUP6_SPI_APPS_CLK_SRC] = &blsp1_qup6_spi_apps_clk_src.clkr,
4332 [BLSP1_UART1_APPS_CLK_SRC] = &blsp1_uart1_apps_clk_src.clkr,
4333 [BLSP1_UART2_APPS_CLK_SRC] = &blsp1_uart2_apps_clk_src.clkr,
4334 [BLSP1_UART3_APPS_CLK_SRC] = &blsp1_uart3_apps_clk_src.clkr,
4335 [BLSP1_UART4_APPS_CLK_SRC] = &blsp1_uart4_apps_clk_src.clkr,
4336 [BLSP1_UART5_APPS_CLK_SRC] = &blsp1_uart5_apps_clk_src.clkr,
4337 [BLSP1_UART6_APPS_CLK_SRC] = &blsp1_uart6_apps_clk_src.clkr,
4338 [PCIE0_AXI_CLK_SRC] = &pcie0_axi_clk_src.clkr,
4339 [PCIE0_AUX_CLK_SRC] = &pcie0_aux_clk_src.clkr,
4340 [PCIE0_PIPE_CLK_SRC] = &pcie0_pipe_clk_src.clkr,
4341 [PCIE1_AXI_CLK_SRC] = &pcie1_axi_clk_src.clkr,
4342 [PCIE1_AUX_CLK_SRC] = &pcie1_aux_clk_src.clkr,
4343 [PCIE1_PIPE_CLK_SRC] = &pcie1_pipe_clk_src.clkr,
4344 [SDCC1_APPS_CLK_SRC] = &sdcc1_apps_clk_src.clkr,
4345 [SDCC1_ICE_CORE_CLK_SRC] = &sdcc1_ice_core_clk_src.clkr,
4346 [SDCC2_APPS_CLK_SRC] = &sdcc2_apps_clk_src.clkr,
4347 [USB0_MASTER_CLK_SRC] = &usb0_master_clk_src.clkr,
4348 [USB0_AUX_CLK_SRC] = &usb0_aux_clk_src.clkr,
4349 [USB0_MOCK_UTMI_CLK_SRC] = &usb0_mock_utmi_clk_src.clkr,
4350 [USB0_PIPE_CLK_SRC] = &usb0_pipe_clk_src.clkr,
4351 [USB1_MASTER_CLK_SRC] = &usb1_master_clk_src.clkr,
4352 [USB1_AUX_CLK_SRC] = &usb1_aux_clk_src.clkr,
4353 [USB1_MOCK_UTMI_CLK_SRC] = &usb1_mock_utmi_clk_src.clkr,
4354 [USB1_PIPE_CLK_SRC] = &usb1_pipe_clk_src.clkr,
4355 [GCC_XO_CLK_SRC] = &gcc_xo_clk_src.clkr,
4356 [SYSTEM_NOC_BFDCD_CLK_SRC] = &system_noc_bfdcd_clk_src.clkr,
4357 [NSS_CE_CLK_SRC] = &nss_ce_clk_src.clkr,
4358 [NSS_NOC_BFDCD_CLK_SRC] = &nss_noc_bfdcd_clk_src.clkr,
4359 [NSS_CRYPTO_CLK_SRC] = &nss_crypto_clk_src.clkr,
4360 [NSS_UBI0_CLK_SRC] = &nss_ubi0_clk_src.clkr,
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4363 [NSS_UBI1_DIV_CLK_SRC] = &nss_ubi1_div_clk_src.clkr,
4364 [UBI_MPT_CLK_SRC] = &ubi_mpt_clk_src.clkr,
4365 [NSS_IMEM_CLK_SRC] = &nss_imem_clk_src.clkr,
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4367 [NSS_PORT1_RX_CLK_SRC] = &nss_port1_rx_clk_src.clkr,
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4369 [NSS_PORT1_TX_CLK_SRC] = &nss_port1_tx_clk_src.clkr,
4370 [NSS_PORT1_TX_DIV_CLK_SRC] = &nss_port1_tx_div_clk_src.clkr,
4371 [NSS_PORT2_RX_CLK_SRC] = &nss_port2_rx_clk_src.clkr,
4372 [NSS_PORT2_RX_DIV_CLK_SRC] = &nss_port2_rx_div_clk_src.clkr,
4373 [NSS_PORT2_TX_CLK_SRC] = &nss_port2_tx_clk_src.clkr,
4374 [NSS_PORT2_TX_DIV_CLK_SRC] = &nss_port2_tx_div_clk_src.clkr,
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4390 [NSS_PORT6_TX_DIV_CLK_SRC] = &nss_port6_tx_div_clk_src.clkr,
4391 [CRYPTO_CLK_SRC] = &crypto_clk_src.clkr,
4392 [GP1_CLK_SRC] = &gp1_clk_src.clkr,
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4394 [GP3_CLK_SRC] = &gp3_clk_src.clkr,
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4399 [GCC_BLSP1_QUP2_SPI_APPS_CLK] = &gcc_blsp1_qup2_spi_apps_clk.clkr,
4400 [GCC_BLSP1_QUP3_I2C_APPS_CLK] = &gcc_blsp1_qup3_i2c_apps_clk.clkr,
4401 [GCC_BLSP1_QUP3_SPI_APPS_CLK] = &gcc_blsp1_qup3_spi_apps_clk.clkr,
4402 [GCC_BLSP1_QUP4_I2C_APPS_CLK] = &gcc_blsp1_qup4_i2c_apps_clk.clkr,
4403 [GCC_BLSP1_QUP4_SPI_APPS_CLK] = &gcc_blsp1_qup4_spi_apps_clk.clkr,
4404 [GCC_BLSP1_QUP5_I2C_APPS_CLK] = &gcc_blsp1_qup5_i2c_apps_clk.clkr,
4405 [GCC_BLSP1_QUP5_SPI_APPS_CLK] = &gcc_blsp1_qup5_spi_apps_clk.clkr,
4406 [GCC_BLSP1_QUP6_I2C_APPS_CLK] = &gcc_blsp1_qup6_i2c_apps_clk.clkr,
4407 [GCC_BLSP1_QUP6_SPI_APPS_CLK] = &gcc_blsp1_qup6_spi_apps_clk.clkr,
4408 [GCC_BLSP1_UART1_APPS_CLK] = &gcc_blsp1_uart1_apps_clk.clkr,
4409 [GCC_BLSP1_UART2_APPS_CLK] = &gcc_blsp1_uart2_apps_clk.clkr,
4410 [GCC_BLSP1_UART3_APPS_CLK] = &gcc_blsp1_uart3_apps_clk.clkr,
4411 [GCC_BLSP1_UART4_APPS_CLK] = &gcc_blsp1_uart4_apps_clk.clkr,
4412 [GCC_BLSP1_UART5_APPS_CLK] = &gcc_blsp1_uart5_apps_clk.clkr,
4413 [GCC_BLSP1_UART6_APPS_CLK] = &gcc_blsp1_uart6_apps_clk.clkr,
4414 [GCC_PRNG_AHB_CLK] = &gcc_prng_ahb_clk.clkr,
4415 [GCC_QPIC_AHB_CLK] = &gcc_qpic_ahb_clk.clkr,
4416 [GCC_QPIC_CLK] = &gcc_qpic_clk.clkr,
4417 [GCC_PCIE0_AHB_CLK] = &gcc_pcie0_ahb_clk.clkr,
4418 [GCC_PCIE0_AUX_CLK] = &gcc_pcie0_aux_clk.clkr,
4419 [GCC_PCIE0_AXI_M_CLK] = &gcc_pcie0_axi_m_clk.clkr,
4420 [GCC_PCIE0_AXI_S_CLK] = &gcc_pcie0_axi_s_clk.clkr,
4421 [GCC_PCIE0_PIPE_CLK] = &gcc_pcie0_pipe_clk.clkr,
4422 [GCC_SYS_NOC_PCIE0_AXI_CLK] = &gcc_sys_noc_pcie0_axi_clk.clkr,
4423 [GCC_PCIE1_AHB_CLK] = &gcc_pcie1_ahb_clk.clkr,
4424 [GCC_PCIE1_AUX_CLK] = &gcc_pcie1_aux_clk.clkr,
4425 [GCC_PCIE1_AXI_M_CLK] = &gcc_pcie1_axi_m_clk.clkr,
4426 [GCC_PCIE1_AXI_S_CLK] = &gcc_pcie1_axi_s_clk.clkr,
4427 [GCC_PCIE1_PIPE_CLK] = &gcc_pcie1_pipe_clk.clkr,
4428 [GCC_SYS_NOC_PCIE1_AXI_CLK] = &gcc_sys_noc_pcie1_axi_clk.clkr,
4429 [GCC_USB0_AUX_CLK] = &gcc_usb0_aux_clk.clkr,
4430 [GCC_SYS_NOC_USB0_AXI_CLK] = &gcc_sys_noc_usb0_axi_clk.clkr,
4431 [GCC_USB0_MASTER_CLK] = &gcc_usb0_master_clk.clkr,
4432 [GCC_USB0_MOCK_UTMI_CLK] = &gcc_usb0_mock_utmi_clk.clkr,
4433 [GCC_USB0_PHY_CFG_AHB_CLK] = &gcc_usb0_phy_cfg_ahb_clk.clkr,
4434 [GCC_USB0_PIPE_CLK] = &gcc_usb0_pipe_clk.clkr,
4435 [GCC_USB0_SLEEP_CLK] = &gcc_usb0_sleep_clk.clkr,
4436 [GCC_USB1_AUX_CLK] = &gcc_usb1_aux_clk.clkr,
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4438 [GCC_USB1_MASTER_CLK] = &gcc_usb1_master_clk.clkr,
4439 [GCC_USB1_MOCK_UTMI_CLK] = &gcc_usb1_mock_utmi_clk.clkr,
4440 [GCC_USB1_PHY_CFG_AHB_CLK] = &gcc_usb1_phy_cfg_ahb_clk.clkr,
4441 [GCC_USB1_PIPE_CLK] = &gcc_usb1_pipe_clk.clkr,
4442 [GCC_USB1_SLEEP_CLK] = &gcc_usb1_sleep_clk.clkr,
4443 [GCC_SDCC1_AHB_CLK] = &gcc_sdcc1_ahb_clk.clkr,
4444 [GCC_SDCC1_APPS_CLK] = &gcc_sdcc1_apps_clk.clkr,
4445 [GCC_SDCC1_ICE_CORE_CLK] = &gcc_sdcc1_ice_core_clk.clkr,
4446 [GCC_SDCC2_AHB_CLK] = &gcc_sdcc2_ahb_clk.clkr,
4447 [GCC_SDCC2_APPS_CLK] = &gcc_sdcc2_apps_clk.clkr,
4448 [GCC_MEM_NOC_NSS_AXI_CLK] = &gcc_mem_noc_nss_axi_clk.clkr,
4449 [GCC_NSS_CE_APB_CLK] = &gcc_nss_ce_apb_clk.clkr,
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4451 [GCC_NSS_CFG_CLK] = &gcc_nss_cfg_clk.clkr,
4452 [GCC_NSS_CRYPTO_CLK] = &gcc_nss_crypto_clk.clkr,
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4455 [GCC_NSS_EDMA_CLK] = &gcc_nss_edma_clk.clkr,
4456 [GCC_NSS_IMEM_CLK] = &gcc_nss_imem_clk.clkr,
4457 [GCC_NSS_NOC_CLK] = &gcc_nss_noc_clk.clkr,
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4459 [GCC_NSS_PPE_CFG_CLK] = &gcc_nss_ppe_cfg_clk.clkr,
4460 [GCC_NSS_PPE_CLK] = &gcc_nss_ppe_clk.clkr,
4461 [GCC_NSS_PPE_IPE_CLK] = &gcc_nss_ppe_ipe_clk.clkr,
4462 [GCC_NSS_PTP_REF_CLK] = &gcc_nss_ptp_ref_clk.clkr,
4463 [GCC_NSSNOC_CE_APB_CLK] = &gcc_nssnoc_ce_apb_clk.clkr,
4464 [GCC_NSSNOC_CE_AXI_CLK] = &gcc_nssnoc_ce_axi_clk.clkr,
4465 [GCC_NSSNOC_CRYPTO_CLK] = &gcc_nssnoc_crypto_clk.clkr,
4466 [GCC_NSSNOC_PPE_CFG_CLK] = &gcc_nssnoc_ppe_cfg_clk.clkr,
4467 [GCC_NSSNOC_PPE_CLK] = &gcc_nssnoc_ppe_clk.clkr,
4468 [GCC_NSSNOC_QOSGEN_REF_CLK] = &gcc_nssnoc_qosgen_ref_clk.clkr,
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4470 [GCC_NSSNOC_TIMEOUT_REF_CLK] = &gcc_nssnoc_timeout_ref_clk.clkr,
4471 [GCC_NSSNOC_UBI0_AHB_CLK] = &gcc_nssnoc_ubi0_ahb_clk.clkr,
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4473 [GCC_UBI0_AHB_CLK] = &gcc_ubi0_ahb_clk.clkr,
4474 [GCC_UBI0_AXI_CLK] = &gcc_ubi0_axi_clk.clkr,
4475 [GCC_UBI0_NC_AXI_CLK] = &gcc_ubi0_nc_axi_clk.clkr,
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4477 [GCC_UBI0_MPT_CLK] = &gcc_ubi0_mpt_clk.clkr,
4478 [GCC_UBI1_AHB_CLK] = &gcc_ubi1_ahb_clk.clkr,
4479 [GCC_UBI1_AXI_CLK] = &gcc_ubi1_axi_clk.clkr,
4480 [GCC_UBI1_NC_AXI_CLK] = &gcc_ubi1_nc_axi_clk.clkr,
4481 [GCC_UBI1_CORE_CLK] = &gcc_ubi1_core_clk.clkr,
4482 [GCC_UBI1_MPT_CLK] = &gcc_ubi1_mpt_clk.clkr,
4483 [GCC_CMN_12GPLL_AHB_CLK] = &gcc_cmn_12gpll_ahb_clk.clkr,
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4485 [GCC_MDIO_AHB_CLK] = &gcc_mdio_ahb_clk.clkr,
4486 [GCC_UNIPHY0_AHB_CLK] = &gcc_uniphy0_ahb_clk.clkr,
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4495 [GCC_NSS_PORT2_TX_CLK] = &gcc_nss_port2_tx_clk.clkr,
4496 [GCC_NSS_PORT3_RX_CLK] = &gcc_nss_port3_rx_clk.clkr,
4497 [GCC_NSS_PORT3_TX_CLK] = &gcc_nss_port3_tx_clk.clkr,
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4499 [GCC_NSS_PORT4_TX_CLK] = &gcc_nss_port4_tx_clk.clkr,
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4504 [GCC_PORT1_MAC_CLK] = &gcc_port1_mac_clk.clkr,
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4514 [GCC_UNIPHY0_PORT3_RX_CLK] = &gcc_uniphy0_port3_rx_clk.clkr,
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4516 [GCC_UNIPHY0_PORT4_RX_CLK] = &gcc_uniphy0_port4_rx_clk.clkr,
4517 [GCC_UNIPHY0_PORT4_TX_CLK] = &gcc_uniphy0_port4_tx_clk.clkr,
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4519 [GCC_UNIPHY0_PORT5_TX_CLK] = &gcc_uniphy0_port5_tx_clk.clkr,
4520 [GCC_UNIPHY1_PORT5_RX_CLK] = &gcc_uniphy1_port5_rx_clk.clkr,
4521 [GCC_UNIPHY1_PORT5_TX_CLK] = &gcc_uniphy1_port5_tx_clk.clkr,
4522 [GCC_UNIPHY2_PORT6_RX_CLK] = &gcc_uniphy2_port6_rx_clk.clkr,
4523 [GCC_UNIPHY2_PORT6_TX_CLK] = &gcc_uniphy2_port6_tx_clk.clkr,
4524 [GCC_CRYPTO_AHB_CLK] = &gcc_crypto_ahb_clk.clkr,
4525 [GCC_CRYPTO_AXI_CLK] = &gcc_crypto_axi_clk.clkr,
4526 [GCC_CRYPTO_CLK] = &gcc_crypto_clk.clkr,
4527 [GCC_GP1_CLK] = &gcc_gp1_clk.clkr,
4528 [GCC_GP2_CLK] = &gcc_gp2_clk.clkr,
4529 [GCC_GP3_CLK] = &gcc_gp3_clk.clkr,
4530 [GCC_PCIE0_RCHNG_CLK_SRC] = &pcie0_rchng_clk_src.clkr,
4531 [GCC_PCIE0_RCHNG_CLK] = &gcc_pcie0_rchng_clk.clkr,
4532 [GCC_PCIE0_AXI_S_BRIDGE_CLK] = &gcc_pcie0_axi_s_bridge_clk.clkr,
4533 [GCC_CRYPTO_PPE_CLK] = &gcc_crypto_ppe_clk.clkr,