Lines Matching refs:clkr
52 .clkr = {
72 &gpll0_main.clkr.hw },
82 .clkr.hw.init = &(struct clk_init_data){
85 &gpll0_main.clkr.hw },
93 { .hw = &gpll0.clkr.hw},
107 .clkr = {
125 .clkr.hw.init = &(struct clk_init_data){
128 &ubi32_pll_main.clkr.hw },
138 .clkr = {
156 .clkr.hw.init = &(struct clk_init_data){
159 &gpll6_main.clkr.hw },
168 .clkr = {
186 .clkr.hw.init = &(struct clk_init_data){
189 &gpll4_main.clkr.hw },
207 .clkr.hw.init = &(struct clk_init_data){
218 .clkr = {
236 .clkr.hw.init = &(struct clk_init_data){
239 &gpll2_main.clkr.hw },
248 .clkr = {
266 .clkr.hw.init = &(struct clk_init_data){
269 &nss_crypto_pll_main.clkr.hw },
284 { .hw = &gpll4.clkr.hw },
285 { .hw = &gpll0.clkr.hw },
286 { .hw = &gpll6.clkr.hw },
303 .clkr.hw.init = &(struct clk_init_data){
317 &qdss_tsctr_clk_src.clkr.hw },
334 .clkr.hw.init = &(struct clk_init_data){
348 &qdss_tsctr_clk_src.clkr.hw },
364 { .hw = &gpll0.clkr.hw },
365 { .hw = &gpll4.clkr.hw },
366 { .hw = &nss_crypto_pll.clkr.hw },
367 { .hw = &ubi32_pll.clkr.hw },
384 .clkr.hw.init = &(struct clk_init_data){
394 .clkr = {
417 { .hw = &gpll0.clkr.hw },
430 .clkr.hw.init = &(struct clk_init_data){
440 .clkr = {
468 { .hw = &gpll0.clkr.hw },
469 { .hw = &gpll6.clkr.hw },
485 .clkr.hw.init = &(struct clk_init_data){
506 .clkr.hw.init = &(struct clk_init_data){
533 { .hw = &ubi32_pll.clkr.hw },
553 .clkr.hw.init = &(struct clk_init_data){
580 { .hw = &ubi32_pll.clkr.hw },
600 .clkr.hw.init = &(struct clk_init_data){
623 { .hw = &gpll0.clkr.hw },
624 { .hw = &gpll4.clkr.hw },
638 .clkr.hw.init = &(struct clk_init_data){
657 { .hw = &gpll0.clkr.hw },
672 .clkr.hw.init = &(struct clk_init_data){
684 .clkr = {
688 &apss_ahb_clk_src.clkr.hw },
701 &gcc_xo_clk_src.clkr.hw },
719 { .hw = &ubi32_pll.clkr.hw },
736 .clkr.hw.init = &(struct clk_init_data){
755 { .hw = &ubi32_pll.clkr.hw },
772 .clkr.hw.init = &(struct clk_init_data){
785 .clkr.hw.init = &(struct clk_init_data){
798 .clkr.hw.init = &(struct clk_init_data){
811 .clkr.hw.init = &(struct clk_init_data){
824 .clkr.hw.init = &(struct clk_init_data){
837 .clkr.hw.init = &(struct clk_init_data){
850 .clkr.hw.init = &(struct clk_init_data){
862 .clkr = {
866 &nss_port5_rx_clk_src.clkr.hw },
878 .clkr = {
882 &nss_port5_tx_clk_src.clkr.hw },
902 { .hw = &gpll0.clkr.hw },
903 { .hw = &gpll6.clkr.hw },
904 { .hw = &ubi32_pll.clkr.hw },
922 .clkr.hw.init = &(struct clk_init_data){
938 { .hw = &nss_crypto_pll.clkr.hw },
939 { .hw = &gpll0.clkr.hw },
954 .clkr.hw.init = &(struct clk_init_data){
966 .clkr = {
970 &nss_port1_rx_clk_src.clkr.hw },
982 .clkr = {
986 &nss_port1_tx_clk_src.clkr.hw },
998 .clkr = {
1002 &nss_port2_rx_clk_src.clkr.hw },
1014 .clkr = {
1018 &nss_port2_tx_clk_src.clkr.hw },
1030 .clkr = {
1034 &nss_port3_rx_clk_src.clkr.hw },
1046 .clkr = {
1050 &nss_port3_tx_clk_src.clkr.hw },
1062 .clkr = {
1066 &nss_port4_rx_clk_src.clkr.hw },
1078 .clkr = {
1082 &nss_port4_tx_clk_src.clkr.hw },
1104 { .hw = &ubi32_pll.clkr.hw },
1105 { .hw = &gpll0.clkr.hw },
1106 { .hw = &gpll2.clkr.hw },
1107 { .hw = &gpll4.clkr.hw },
1108 { .hw = &gpll6.clkr.hw },
1125 .clkr.hw.init = &(struct clk_init_data){
1145 .clkr.hw.init = &(struct clk_init_data){
1165 .clkr.hw.init = &(struct clk_init_data){
1191 .clkr.hw.init = &(struct clk_init_data){
1204 .clkr.hw.init = &(struct clk_init_data){
1218 .clkr.hw.init = &(struct clk_init_data){
1231 .clkr.hw.init = &(struct clk_init_data){
1245 .clkr.hw.init = &(struct clk_init_data){
1258 .clkr.hw.init = &(struct clk_init_data){
1272 .clkr.hw.init = &(struct clk_init_data){
1285 .clkr.hw.init = &(struct clk_init_data){
1299 .clkr.hw.init = &(struct clk_init_data){
1312 .clkr.hw.init = &(struct clk_init_data){
1326 .clkr.hw.init = &(struct clk_init_data){
1360 .clkr.hw.init = &(struct clk_init_data){
1374 .clkr.hw.init = &(struct clk_init_data){
1388 .clkr.hw.init = &(struct clk_init_data){
1402 .clkr.hw.init = &(struct clk_init_data){
1416 .clkr.hw.init = &(struct clk_init_data){
1430 .clkr.hw.init = &(struct clk_init_data){
1451 .clkr.hw.init = &(struct clk_init_data){
1470 { .hw = &gpll0.clkr.hw },
1471 { .hw = &gpll6.clkr.hw },
1490 .clkr.hw.init = &(struct clk_init_data){
1504 .clkr.hw.init = &(struct clk_init_data){
1518 .clkr.hw.init = &(struct clk_init_data){
1532 &nss_ppe_clk_src.clkr.hw },
1543 .clkr = {
1547 &nss_ubi0_clk_src.clkr.hw },
1562 { .hw = &gpll0.clkr.hw },
1578 .clkr.hw.init = &(struct clk_init_data){
1601 .clkr = {
1627 { .hw = &gpll0.clkr.hw },
1628 { .hw = &gpll2.clkr.hw },
1645 .clkr.hw.init = &(struct clk_init_data){
1664 .clkr.hw.init = &(struct clk_init_data){
1681 { .hw = &gpll6.clkr.hw },
1682 { .hw = &gpll0.clkr.hw },
1699 .clkr.hw.init = &(struct clk_init_data){
1722 .clkr = {
1743 { .hw = &gpll0.clkr.hw },
1744 { .hw = &gpll6.clkr.hw },
1761 .clkr.hw.init = &(struct clk_init_data){
1782 .clkr.hw.init = &(struct clk_init_data){
1799 { .hw = &gpll4.clkr.hw },
1800 { .hw = &gpll0.clkr.hw },
1816 .clkr.hw.init = &(struct clk_init_data){
1830 .clkr.hw.init = &(struct clk_init_data){
1840 .clkr = {
1846 &adss_pwm_clk_src.clkr.hw },
1857 .clkr = {
1863 &apss_ahb_postdiv_clk_src.clkr.hw },
1887 .clkr.hw.init = &(struct clk_init_data){
1905 { .hw = &gpll0.clkr.hw },
1906 { .hw = &gpll2.clkr.hw },
1922 .clkr.hw.init = &(struct clk_init_data){
1933 .clkr = {
1939 &apss_axi_clk_src.clkr.hw },
1950 .clkr = {
1956 &pcnoc_bfdcd_clk_src.clkr.hw },
1966 .clkr = {
1972 &blsp1_qup1_i2c_apps_clk_src.clkr.hw },
1982 .clkr = {
1988 &blsp1_qup1_spi_apps_clk_src.clkr.hw },
1998 .clkr = {
2004 &blsp1_qup2_i2c_apps_clk_src.clkr.hw },
2014 .clkr = {
2020 &blsp1_qup2_spi_apps_clk_src.clkr.hw },
2030 .clkr = {
2036 &blsp1_qup3_i2c_apps_clk_src.clkr.hw },
2046 .clkr = {
2052 &blsp1_qup3_spi_apps_clk_src.clkr.hw },
2062 .clkr = {
2068 &blsp1_qup4_i2c_apps_clk_src.clkr.hw },
2078 .clkr = {
2084 &blsp1_qup4_spi_apps_clk_src.clkr.hw },
2094 .clkr = {
2100 &blsp1_qup5_i2c_apps_clk_src.clkr.hw },
2110 .clkr = {
2116 &blsp1_qup5_spi_apps_clk_src.clkr.hw },
2126 .clkr = {
2132 &blsp1_qup6_spi_apps_clk_src.clkr.hw },
2142 .clkr = {
2148 &blsp1_uart1_apps_clk_src.clkr.hw },
2158 .clkr = {
2164 &blsp1_uart2_apps_clk_src.clkr.hw },
2174 .clkr = {
2180 &blsp1_uart3_apps_clk_src.clkr.hw },
2190 .clkr = {
2196 &blsp1_uart4_apps_clk_src.clkr.hw },
2206 .clkr = {
2212 &blsp1_uart5_apps_clk_src.clkr.hw },
2222 .clkr = {
2228 &blsp1_uart6_apps_clk_src.clkr.hw },
2239 .clkr = {
2245 &pcnoc_bfdcd_clk_src.clkr.hw },
2256 .clkr = {
2262 &pcnoc_bfdcd_clk_src.clkr.hw },
2273 .clkr = {
2279 &crypto_clk_src.clkr.hw },
2293 &gpll6_main.clkr.hw },
2302 .clkr = {
2308 &gcc_xo_clk_src.clkr.hw },
2318 .clkr = {
2324 &gp1_clk_src.clkr.hw },
2334 .clkr = {
2340 &gp2_clk_src.clkr.hw },
2350 .clkr = {
2356 &gp3_clk_src.clkr.hw },
2366 .clkr = {
2372 &pcnoc_bfdcd_clk_src.clkr.hw },
2382 .clkr = {
2388 &nss_ppe_clk_src.clkr.hw },
2398 .clkr = {
2404 &nss_ce_clk_src.clkr.hw },
2414 .clkr = {
2420 &nss_ce_clk_src.clkr.hw },
2430 .clkr = {
2436 &pcnoc_bfdcd_clk_src.clkr.hw },
2446 .clkr = {
2452 &nss_crypto_clk_src.clkr.hw },
2462 .clkr = {
2468 &nss_ce_clk_src.clkr.hw },
2478 .clkr = {
2484 &nss_ppe_clk_src.clkr.hw },
2494 .clkr = {
2500 &nss_ppe_clk_src.clkr.hw },
2510 .clkr = {
2516 &snoc_nssnoc_bfdcd_clk_src.clkr.hw },
2526 .clkr = {
2532 &snoc_nssnoc_bfdcd_clk_src.clkr.hw },
2542 .clkr = {
2548 &snoc_nssnoc_bfdcd_clk_src.clkr.hw },
2573 .clkr.hw.init = &(struct clk_init_data){
2583 { .hw = &gpll0.clkr.hw },
2584 { .hw = &gpll2.clkr.hw },
2585 { .hw = &gpll4.clkr.hw },
2586 { .hw = &gpll6.clkr.hw },
2602 .clkr.hw.init = &(struct clk_init_data){
2621 .clkr.hw.init = &(struct clk_init_data){
2640 .clkr.hw.init = &(struct clk_init_data){
2659 .clkr.hw.init = &(struct clk_init_data){
2678 .clkr.hw.init = &(struct clk_init_data){
2688 .clkr = {
2694 &lpass_core_axim_clk_src.clkr.hw },
2704 .clkr = {
2710 &lpass_snoc_cfg_clk_src.clkr.hw },
2720 .clkr = {
2726 &lpass_q6_axim_clk_src.clkr.hw },
2736 .clkr = {
2742 &qdss_at_clk_src.clkr.hw },
2752 .clkr = {
2768 .clkr = {
2784 .clkr = {
2800 .clkr = {
2806 &lpass_q6_axim_clk_src.clkr.hw },
2816 .clkr = {
2822 &lpass_core_axim_clk_src.clkr.hw },
2832 .clkr = {
2838 &lpass_q6_axim_clk_src.clkr.hw },
2848 .clkr = {
2854 &lpass_snoc_cfg_clk_src.clkr.hw },
2864 .clkr = {
2870 &ubi32_mem_noc_bfdcd_clk_src.clkr.hw },
2880 .clkr = {
2886 &nss_port1_rx_div_clk_src.clkr.hw },
2896 .clkr = {
2902 &nss_port1_tx_div_clk_src.clkr.hw },
2912 .clkr = {
2918 &nss_port2_rx_div_clk_src.clkr.hw },
2928 .clkr = {
2934 &nss_port2_tx_div_clk_src.clkr.hw },
2944 .clkr = {
2950 &nss_port3_rx_div_clk_src.clkr.hw },
2960 .clkr = {
2966 &nss_port3_tx_div_clk_src.clkr.hw },
2976 .clkr = {
2982 &nss_port4_rx_div_clk_src.clkr.hw },
2992 .clkr = {
2998 &nss_port4_tx_div_clk_src.clkr.hw },
3008 .clkr = {
3014 &nss_port5_rx_div_clk_src.clkr.hw },
3024 .clkr = {
3030 &nss_port5_tx_div_clk_src.clkr.hw },
3040 .clkr = {
3046 &nss_ppe_clk_src.clkr.hw },
3056 .clkr = {
3062 &nss_ppe_clk_src.clkr.hw },
3072 .clkr = {
3078 &nss_ppe_clk_src.clkr.hw },
3088 .clkr = {
3104 .clkr = {
3110 &nss_ce_clk_src.clkr.hw },
3120 .clkr = {
3126 &nss_ce_clk_src.clkr.hw },
3136 .clkr = {
3142 &nss_crypto_clk_src.clkr.hw },
3152 .clkr = {
3158 &nss_ppe_clk_src.clkr.hw },
3167 .clkr = {
3173 &nss_ppe_clk_src.clkr.hw },
3183 .clkr = {
3189 &gcc_xo_clk_src.clkr.hw },
3199 .clkr = {
3205 &system_noc_bfdcd_clk_src.clkr.hw },
3215 .clkr = {
3231 .clkr = {
3237 &nss_ce_clk_src.clkr.hw },
3247 .clkr = {
3253 &nss_ppe_clk_src.clkr.hw },
3263 .clkr = {
3269 &nss_ppe_clk_src.clkr.hw },
3279 .clkr = {
3285 &nss_ppe_clk_src.clkr.hw },
3295 .clkr = {
3301 &nss_ppe_clk_src.clkr.hw },
3311 .clkr = {
3317 &nss_ppe_clk_src.clkr.hw },
3328 .clkr = {
3334 &nss_ce_clk_src.clkr.hw },
3345 .clkr = {
3351 &ubi32_mem_noc_bfdcd_clk_src.clkr.hw },
3362 .clkr = {
3368 &snoc_nssnoc_bfdcd_clk_src.clkr.hw },
3379 .clkr = {
3385 &nss_ubi0_div_clk_src.clkr.hw },
3395 .clkr = {
3401 &pcnoc_bfdcd_clk_src.clkr.hw },
3411 .clkr = {
3417 &pcie0_aux_clk_src.clkr.hw },
3427 .clkr = {
3433 &pcie0_axi_clk_src.clkr.hw },
3443 .clkr = {
3449 &pcie0_axi_clk_src.clkr.hw },
3459 .clkr = {
3465 &pcie0_axi_clk_src.clkr.hw },
3476 .clkr = {
3482 &pcie0_pipe_clk_src.clkr.hw },
3493 .clkr = {
3499 &pcnoc_bfdcd_clk_src.clkr.hw },
3509 .clkr = {
3525 .clkr = {
3531 &pcnoc_bfdcd_clk_src.clkr.hw },
3541 .clkr = {
3547 &pcnoc_bfdcd_clk_src.clkr.hw },
3557 .clkr = {
3563 &pcnoc_bfdcd_clk_src.clkr.hw },
3573 .clkr = {
3579 &sdcc1_apps_clk_src.clkr.hw },
3589 .clkr = {
3595 &pcnoc_bfdcd_clk_src.clkr.hw },
3605 .clkr = {
3611 &nss_port1_rx_div_clk_src.clkr.hw },
3621 .clkr = {
3627 &nss_port1_tx_div_clk_src.clkr.hw },
3637 .clkr = {
3643 &nss_port2_rx_div_clk_src.clkr.hw },
3653 .clkr = {
3659 &nss_port2_tx_div_clk_src.clkr.hw },
3669 .clkr = {
3675 &nss_port3_rx_div_clk_src.clkr.hw },
3685 .clkr = {
3691 &nss_port3_tx_div_clk_src.clkr.hw },
3701 .clkr = {
3707 &nss_port4_rx_div_clk_src.clkr.hw },
3717 .clkr = {
3723 &nss_port4_tx_div_clk_src.clkr.hw },
3733 .clkr = {
3739 &nss_port5_rx_div_clk_src.clkr.hw },
3749 .clkr = {
3755 &nss_port5_tx_div_clk_src.clkr.hw },
3765 .clkr = {
3771 &gcc_xo_clk_src.clkr.hw },
3781 .clkr = {
3787 &pcnoc_bfdcd_clk_src.clkr.hw },
3797 .clkr = {
3803 &nss_port5_rx_div_clk_src.clkr.hw },
3813 .clkr = {
3819 &nss_port5_tx_div_clk_src.clkr.hw },
3829 .clkr = {
3835 &gcc_xo_clk_src.clkr.hw },
3845 .clkr = {
3851 &usb0_aux_clk_src.clkr.hw },
3861 .clkr = {
3867 &usb0_master_clk_src.clkr.hw },
3877 .clkr = {
3883 &usb0_master_clk_src.clkr.hw },
3896 .clkr.hw.init = &(struct clk_init_data){
3906 .clkr = {
3912 &pcie0_rchng_clk_src.clkr.hw },
3922 .clkr = {
3928 &pcie0_axi_clk_src.clkr.hw },
3938 .clkr = {
3944 &usb0_master_clk_src.clkr.hw },
3954 .clkr = {
3960 &usb0_mock_utmi_clk_src.clkr.hw },
3970 .clkr = {
3976 &pcnoc_bfdcd_clk_src.clkr.hw },
3987 .clkr = {
3993 &usb0_pipe_clk_src.clkr.hw },
4003 .clkr = {
4009 &gcc_sleep_clk_src.clkr.hw },
4019 .clkr = {
4025 &pcnoc_bfdcd_clk_src.clkr.hw },
4035 .clkr = {
4041 &usb1_mock_utmi_clk_src.clkr.hw },
4051 .clkr = {
4057 &pcnoc_bfdcd_clk_src.clkr.hw },
4067 .clkr = {
4073 &gcc_sleep_clk_src.clkr.hw },
4083 .clkr = {
4089 &pcnoc_bfdcd_clk_src.clkr.hw },
4099 .clkr = {
4105 &gcc_xo_clk_src.clkr.hw },
4115 .clkr = {
4121 &sdcc1_ice_core_clk_src.clkr.hw },
4131 .clkr = {
4137 &pcnoc_bfdcd_clk_src.clkr.hw },
4186 [GPLL0_MAIN] = &gpll0_main.clkr,
4187 [GPLL0] = &gpll0.clkr,
4188 [UBI32_PLL_MAIN] = &ubi32_pll_main.clkr,
4189 [UBI32_PLL] = &ubi32_pll.clkr,
4190 [GPLL6_MAIN] = &gpll6_main.clkr,
4191 [GPLL6] = &gpll6.clkr,
4192 [GPLL4_MAIN] = &gpll4_main.clkr,
4193 [GPLL4] = &gpll4.clkr,
4194 [PCNOC_BFDCD_CLK_SRC] = &pcnoc_bfdcd_clk_src.clkr,
4195 [GPLL2_MAIN] = &gpll2_main.clkr,
4196 [GPLL2] = &gpll2.clkr,
4197 [NSS_CRYPTO_PLL_MAIN] = &nss_crypto_pll_main.clkr,
4198 [NSS_CRYPTO_PLL] = &nss_crypto_pll.clkr,
4199 [QDSS_TSCTR_CLK_SRC] = &qdss_tsctr_clk_src.clkr,
4200 [QDSS_AT_CLK_SRC] = &qdss_at_clk_src.clkr,
4201 [NSS_PPE_CLK_SRC] = &nss_ppe_clk_src.clkr,
4202 [GCC_XO_CLK_SRC] = &gcc_xo_clk_src.clkr,
4203 [SYSTEM_NOC_BFDCD_CLK_SRC] = &system_noc_bfdcd_clk_src.clkr,
4204 [SNOC_NSSNOC_BFDCD_CLK_SRC] = &snoc_nssnoc_bfdcd_clk_src.clkr,
4205 [NSS_CE_CLK_SRC] = &nss_ce_clk_src.clkr,
4206 [GCC_SLEEP_CLK_SRC] = &gcc_sleep_clk_src.clkr,
4207 [APSS_AHB_CLK_SRC] = &apss_ahb_clk_src.clkr,
4208 [NSS_PORT5_RX_CLK_SRC] = &nss_port5_rx_clk_src.clkr,
4209 [NSS_PORT5_TX_CLK_SRC] = &nss_port5_tx_clk_src.clkr,
4210 [UBI32_MEM_NOC_BFDCD_CLK_SRC] = &ubi32_mem_noc_bfdcd_clk_src.clkr,
4211 [PCIE0_AXI_CLK_SRC] = &pcie0_axi_clk_src.clkr,
4212 [USB0_MASTER_CLK_SRC] = &usb0_master_clk_src.clkr,
4213 [APSS_AHB_POSTDIV_CLK_SRC] = &apss_ahb_postdiv_clk_src.clkr,
4214 [NSS_PORT1_RX_CLK_SRC] = &nss_port1_rx_clk_src.clkr,
4215 [NSS_PORT1_TX_CLK_SRC] = &nss_port1_tx_clk_src.clkr,
4216 [NSS_PORT2_RX_CLK_SRC] = &nss_port2_rx_clk_src.clkr,
4217 [NSS_PORT2_TX_CLK_SRC] = &nss_port2_tx_clk_src.clkr,
4218 [NSS_PORT3_RX_CLK_SRC] = &nss_port3_rx_clk_src.clkr,
4219 [NSS_PORT3_TX_CLK_SRC] = &nss_port3_tx_clk_src.clkr,
4220 [NSS_PORT4_RX_CLK_SRC] = &nss_port4_rx_clk_src.clkr,
4221 [NSS_PORT4_TX_CLK_SRC] = &nss_port4_tx_clk_src.clkr,
4222 [NSS_PORT5_RX_DIV_CLK_SRC] = &nss_port5_rx_div_clk_src.clkr,
4223 [NSS_PORT5_TX_DIV_CLK_SRC] = &nss_port5_tx_div_clk_src.clkr,
4224 [APSS_AXI_CLK_SRC] = &apss_axi_clk_src.clkr,
4225 [NSS_CRYPTO_CLK_SRC] = &nss_crypto_clk_src.clkr,
4226 [NSS_PORT1_RX_DIV_CLK_SRC] = &nss_port1_rx_div_clk_src.clkr,
4227 [NSS_PORT1_TX_DIV_CLK_SRC] = &nss_port1_tx_div_clk_src.clkr,
4228 [NSS_PORT2_RX_DIV_CLK_SRC] = &nss_port2_rx_div_clk_src.clkr,
4229 [NSS_PORT2_TX_DIV_CLK_SRC] = &nss_port2_tx_div_clk_src.clkr,
4230 [NSS_PORT3_RX_DIV_CLK_SRC] = &nss_port3_rx_div_clk_src.clkr,
4231 [NSS_PORT3_TX_DIV_CLK_SRC] = &nss_port3_tx_div_clk_src.clkr,
4232 [NSS_PORT4_RX_DIV_CLK_SRC] = &nss_port4_rx_div_clk_src.clkr,
4233 [NSS_PORT4_TX_DIV_CLK_SRC] = &nss_port4_tx_div_clk_src.clkr,
4234 [NSS_UBI0_CLK_SRC] = &nss_ubi0_clk_src.clkr,
4235 [ADSS_PWM_CLK_SRC] = &adss_pwm_clk_src.clkr,
4236 [BLSP1_QUP1_I2C_APPS_CLK_SRC] = &blsp1_qup1_i2c_apps_clk_src.clkr,
4237 [BLSP1_QUP1_SPI_APPS_CLK_SRC] = &blsp1_qup1_spi_apps_clk_src.clkr,
4238 [BLSP1_QUP2_I2C_APPS_CLK_SRC] = &blsp1_qup2_i2c_apps_clk_src.clkr,
4239 [BLSP1_QUP2_SPI_APPS_CLK_SRC] = &blsp1_qup2_spi_apps_clk_src.clkr,
4240 [BLSP1_QUP3_I2C_APPS_CLK_SRC] = &blsp1_qup3_i2c_apps_clk_src.clkr,
4241 [BLSP1_QUP3_SPI_APPS_CLK_SRC] = &blsp1_qup3_spi_apps_clk_src.clkr,
4242 [BLSP1_QUP4_I2C_APPS_CLK_SRC] = &blsp1_qup4_i2c_apps_clk_src.clkr,
4243 [BLSP1_QUP4_SPI_APPS_CLK_SRC] = &blsp1_qup4_spi_apps_clk_src.clkr,
4244 [BLSP1_QUP5_I2C_APPS_CLK_SRC] = &blsp1_qup5_i2c_apps_clk_src.clkr,
4245 [BLSP1_QUP5_SPI_APPS_CLK_SRC] = &blsp1_qup5_spi_apps_clk_src.clkr,
4246 [BLSP1_QUP6_I2C_APPS_CLK_SRC] = &blsp1_qup6_i2c_apps_clk_src.clkr,
4247 [BLSP1_QUP6_SPI_APPS_CLK_SRC] = &blsp1_qup6_spi_apps_clk_src.clkr,
4248 [BLSP1_UART1_APPS_CLK_SRC] = &blsp1_uart1_apps_clk_src.clkr,
4249 [BLSP1_UART2_APPS_CLK_SRC] = &blsp1_uart2_apps_clk_src.clkr,
4250 [BLSP1_UART3_APPS_CLK_SRC] = &blsp1_uart3_apps_clk_src.clkr,
4251 [BLSP1_UART4_APPS_CLK_SRC] = &blsp1_uart4_apps_clk_src.clkr,
4252 [BLSP1_UART5_APPS_CLK_SRC] = &blsp1_uart5_apps_clk_src.clkr,
4253 [BLSP1_UART6_APPS_CLK_SRC] = &blsp1_uart6_apps_clk_src.clkr,
4254 [CRYPTO_CLK_SRC] = &crypto_clk_src.clkr,
4255 [GP1_CLK_SRC] = &gp1_clk_src.clkr,
4256 [GP2_CLK_SRC] = &gp2_clk_src.clkr,
4257 [GP3_CLK_SRC] = &gp3_clk_src.clkr,
4258 [NSS_UBI0_DIV_CLK_SRC] = &nss_ubi0_div_clk_src.clkr,
4259 [PCIE0_AUX_CLK_SRC] = &pcie0_aux_clk_src.clkr,
4260 [PCIE0_PIPE_CLK_SRC] = &pcie0_pipe_clk_src.clkr,
4261 [SDCC1_APPS_CLK_SRC] = &sdcc1_apps_clk_src.clkr,
4262 [USB0_AUX_CLK_SRC] = &usb0_aux_clk_src.clkr,
4263 [USB0_MOCK_UTMI_CLK_SRC] = &usb0_mock_utmi_clk_src.clkr,
4264 [USB0_PIPE_CLK_SRC] = &usb0_pipe_clk_src.clkr,
4265 [USB1_MOCK_UTMI_CLK_SRC] = &usb1_mock_utmi_clk_src.clkr,
4266 [GCC_ADSS_PWM_CLK] = &gcc_adss_pwm_clk.clkr,
4267 [GCC_APSS_AHB_CLK] = &gcc_apss_ahb_clk.clkr,
4268 [GCC_APSS_AXI_CLK] = &gcc_apss_axi_clk.clkr,
4269 [GCC_BLSP1_AHB_CLK] = &gcc_blsp1_ahb_clk.clkr,
4270 [GCC_BLSP1_QUP1_I2C_APPS_CLK] = &gcc_blsp1_qup1_i2c_apps_clk.clkr,
4271 [GCC_BLSP1_QUP1_SPI_APPS_CLK] = &gcc_blsp1_qup1_spi_apps_clk.clkr,
4272 [GCC_BLSP1_QUP2_I2C_APPS_CLK] = &gcc_blsp1_qup2_i2c_apps_clk.clkr,
4273 [GCC_BLSP1_QUP2_SPI_APPS_CLK] = &gcc_blsp1_qup2_spi_apps_clk.clkr,
4274 [GCC_BLSP1_QUP3_I2C_APPS_CLK] = &gcc_blsp1_qup3_i2c_apps_clk.clkr,
4275 [GCC_BLSP1_QUP3_SPI_APPS_CLK] = &gcc_blsp1_qup3_spi_apps_clk.clkr,
4276 [GCC_BLSP1_QUP4_I2C_APPS_CLK] = &gcc_blsp1_qup4_i2c_apps_clk.clkr,
4277 [GCC_BLSP1_QUP4_SPI_APPS_CLK] = &gcc_blsp1_qup4_spi_apps_clk.clkr,
4278 [GCC_BLSP1_QUP5_I2C_APPS_CLK] = &gcc_blsp1_qup5_i2c_apps_clk.clkr,
4279 [GCC_BLSP1_QUP5_SPI_APPS_CLK] = &gcc_blsp1_qup5_spi_apps_clk.clkr,
4280 [GCC_BLSP1_QUP6_SPI_APPS_CLK] = &gcc_blsp1_qup6_spi_apps_clk.clkr,
4281 [GCC_BLSP1_UART1_APPS_CLK] = &gcc_blsp1_uart1_apps_clk.clkr,
4282 [GCC_BLSP1_UART2_APPS_CLK] = &gcc_blsp1_uart2_apps_clk.clkr,
4283 [GCC_BLSP1_UART3_APPS_CLK] = &gcc_blsp1_uart3_apps_clk.clkr,
4284 [GCC_BLSP1_UART4_APPS_CLK] = &gcc_blsp1_uart4_apps_clk.clkr,
4285 [GCC_BLSP1_UART5_APPS_CLK] = &gcc_blsp1_uart5_apps_clk.clkr,
4286 [GCC_BLSP1_UART6_APPS_CLK] = &gcc_blsp1_uart6_apps_clk.clkr,
4287 [GCC_CRYPTO_AHB_CLK] = &gcc_crypto_ahb_clk.clkr,
4288 [GCC_CRYPTO_AXI_CLK] = &gcc_crypto_axi_clk.clkr,
4289 [GCC_CRYPTO_CLK] = &gcc_crypto_clk.clkr,
4290 [GCC_XO_CLK] = &gcc_xo_clk.clkr,
4291 [GCC_GP1_CLK] = &gcc_gp1_clk.clkr,
4292 [GCC_GP2_CLK] = &gcc_gp2_clk.clkr,
4293 [GCC_GP3_CLK] = &gcc_gp3_clk.clkr,
4294 [GCC_MDIO_AHB_CLK] = &gcc_mdio_ahb_clk.clkr,
4295 [GCC_CRYPTO_PPE_CLK] = &gcc_crypto_ppe_clk.clkr,
4296 [GCC_NSS_CE_APB_CLK] = &gcc_nss_ce_apb_clk.clkr,
4297 [GCC_NSS_CE_AXI_CLK] = &gcc_nss_ce_axi_clk.clkr,
4298 [GCC_NSS_CFG_CLK] = &gcc_nss_cfg_clk.clkr,
4299 [GCC_NSS_CRYPTO_CLK] = &gcc_nss_crypto_clk.clkr,
4300 [GCC_NSS_CSR_CLK] = &gcc_nss_csr_clk.clkr,
4301 [GCC_NSS_EDMA_CFG_CLK] = &gcc_nss_edma_cfg_clk.clkr,
4302 [GCC_NSS_EDMA_CLK] = &gcc_nss_edma_clk.clkr,
4303 [GCC_NSS_NOC_CLK] = &gcc_nss_noc_clk.clkr,
4304 [GCC_UBI0_UTCM_CLK] = &gcc_ubi0_utcm_clk.clkr,
4305 [GCC_SNOC_NSSNOC_CLK] = &gcc_snoc_nssnoc_clk.clkr,
4306 [GCC_NSS_PORT1_RX_CLK] = &gcc_nss_port1_rx_clk.clkr,
4307 [GCC_NSS_PORT1_TX_CLK] = &gcc_nss_port1_tx_clk.clkr,
4308 [GCC_NSS_PORT2_RX_CLK] = &gcc_nss_port2_rx_clk.clkr,
4309 [GCC_NSS_PORT2_TX_CLK] = &gcc_nss_port2_tx_clk.clkr,
4310 [GCC_NSS_PORT3_RX_CLK] = &gcc_nss_port3_rx_clk.clkr,
4311 [GCC_NSS_PORT3_TX_CLK] = &gcc_nss_port3_tx_clk.clkr,
4312 [GCC_NSS_PORT4_RX_CLK] = &gcc_nss_port4_rx_clk.clkr,
4313 [GCC_NSS_PORT4_TX_CLK] = &gcc_nss_port4_tx_clk.clkr,
4314 [GCC_NSS_PORT5_RX_CLK] = &gcc_nss_port5_rx_clk.clkr,
4315 [GCC_NSS_PORT5_TX_CLK] = &gcc_nss_port5_tx_clk.clkr,
4316 [GCC_NSS_PPE_CFG_CLK] = &gcc_nss_ppe_cfg_clk.clkr,
4317 [GCC_NSS_PPE_CLK] = &gcc_nss_ppe_clk.clkr,
4318 [GCC_NSS_PPE_IPE_CLK] = &gcc_nss_ppe_ipe_clk.clkr,
4319 [GCC_NSS_PTP_REF_CLK] = &gcc_nss_ptp_ref_clk.clkr,
4320 [GCC_NSSNOC_CE_APB_CLK] = &gcc_nssnoc_ce_apb_clk.clkr,
4321 [GCC_NSSNOC_CE_AXI_CLK] = &gcc_nssnoc_ce_axi_clk.clkr,
4322 [GCC_NSSNOC_CRYPTO_CLK] = &gcc_nssnoc_crypto_clk.clkr,
4323 [GCC_NSSNOC_PPE_CFG_CLK] = &gcc_nssnoc_ppe_cfg_clk.clkr,
4324 [GCC_NSSNOC_PPE_CLK] = &gcc_nssnoc_ppe_clk.clkr,
4325 [GCC_NSSNOC_QOSGEN_REF_CLK] = &gcc_nssnoc_qosgen_ref_clk.clkr,
4326 [GCC_NSSNOC_SNOC_CLK] = &gcc_nssnoc_snoc_clk.clkr,
4327 [GCC_NSSNOC_TIMEOUT_REF_CLK] = &gcc_nssnoc_timeout_ref_clk.clkr,
4328 [GCC_NSSNOC_UBI0_AHB_CLK] = &gcc_nssnoc_ubi0_ahb_clk.clkr,
4329 [GCC_PORT1_MAC_CLK] = &gcc_port1_mac_clk.clkr,
4330 [GCC_PORT2_MAC_CLK] = &gcc_port2_mac_clk.clkr,
4331 [GCC_PORT3_MAC_CLK] = &gcc_port3_mac_clk.clkr,
4332 [GCC_PORT4_MAC_CLK] = &gcc_port4_mac_clk.clkr,
4333 [GCC_PORT5_MAC_CLK] = &gcc_port5_mac_clk.clkr,
4334 [GCC_UBI0_AHB_CLK] = &gcc_ubi0_ahb_clk.clkr,
4335 [GCC_UBI0_AXI_CLK] = &gcc_ubi0_axi_clk.clkr,
4336 [GCC_UBI0_NC_AXI_CLK] = &gcc_ubi0_nc_axi_clk.clkr,
4337 [GCC_UBI0_CORE_CLK] = &gcc_ubi0_core_clk.clkr,
4338 [GCC_PCIE0_AHB_CLK] = &gcc_pcie0_ahb_clk.clkr,
4339 [GCC_PCIE0_AUX_CLK] = &gcc_pcie0_aux_clk.clkr,
4340 [GCC_PCIE0_AXI_M_CLK] = &gcc_pcie0_axi_m_clk.clkr,
4341 [GCC_PCIE0_AXI_S_CLK] = &gcc_pcie0_axi_s_clk.clkr,
4342 [GCC_SYS_NOC_PCIE0_AXI_CLK] = &gcc_sys_noc_pcie0_axi_clk.clkr,
4343 [GCC_PCIE0_PIPE_CLK] = &gcc_pcie0_pipe_clk.clkr,
4344 [GCC_PRNG_AHB_CLK] = &gcc_prng_ahb_clk.clkr,
4345 [GCC_QDSS_DAP_CLK] = &gcc_qdss_dap_clk.clkr,
4346 [GCC_QPIC_AHB_CLK] = &gcc_qpic_ahb_clk.clkr,
4347 [GCC_QPIC_CLK] = &gcc_qpic_clk.clkr,
4348 [GCC_SDCC1_AHB_CLK] = &gcc_sdcc1_ahb_clk.clkr,
4349 [GCC_SDCC1_APPS_CLK] = &gcc_sdcc1_apps_clk.clkr,
4350 [GCC_UNIPHY0_AHB_CLK] = &gcc_uniphy0_ahb_clk.clkr,
4351 [GCC_UNIPHY0_PORT1_RX_CLK] = &gcc_uniphy0_port1_rx_clk.clkr,
4352 [GCC_UNIPHY0_PORT1_TX_CLK] = &gcc_uniphy0_port1_tx_clk.clkr,
4353 [GCC_UNIPHY0_PORT2_RX_CLK] = &gcc_uniphy0_port2_rx_clk.clkr,
4354 [GCC_UNIPHY0_PORT2_TX_CLK] = &gcc_uniphy0_port2_tx_clk.clkr,
4355 [GCC_UNIPHY0_PORT3_RX_CLK] = &gcc_uniphy0_port3_rx_clk.clkr,
4356 [GCC_UNIPHY0_PORT3_TX_CLK] = &gcc_uniphy0_port3_tx_clk.clkr,
4357 [GCC_UNIPHY0_PORT4_RX_CLK] = &gcc_uniphy0_port4_rx_clk.clkr,
4358 [GCC_UNIPHY0_PORT4_TX_CLK] = &gcc_uniphy0_port4_tx_clk.clkr,
4359 [GCC_UNIPHY0_PORT5_RX_CLK] = &gcc_uniphy0_port5_rx_clk.clkr,
4360 [GCC_UNIPHY0_PORT5_TX_CLK] = &gcc_uniphy0_port5_tx_clk.clkr,
4361 [GCC_UNIPHY0_SYS_CLK] = &gcc_uniphy0_sys_clk.clkr,
4362 [GCC_UNIPHY1_AHB_CLK] = &gcc_uniphy1_ahb_clk.clkr,
4363 [GCC_UNIPHY1_PORT5_RX_CLK] = &gcc_uniphy1_port5_rx_clk.clkr,
4364 [GCC_UNIPHY1_PORT5_TX_CLK] = &gcc_uniphy1_port5_tx_clk.clkr,
4365 [GCC_UNIPHY1_SYS_CLK] = &gcc_uniphy1_sys_clk.clkr,
4366 [GCC_USB0_AUX_CLK] = &gcc_usb0_aux_clk.clkr,
4367 [GCC_SYS_NOC_USB0_AXI_CLK] = &gcc_sys_noc_usb0_axi_clk.clkr,
4368 [GCC_SNOC_BUS_TIMEOUT2_AHB_CLK] = &gcc_snoc_bus_timeout2_ahb_clk.clkr,
4369 [GCC_USB0_MASTER_CLK] = &gcc_usb0_master_clk.clkr,
4370 [GCC_USB0_MOCK_UTMI_CLK] = &gcc_usb0_mock_utmi_clk.clkr,
4371 [GCC_USB0_PHY_CFG_AHB_CLK] = &gcc_usb0_phy_cfg_ahb_clk.clkr,
4372 [GCC_USB0_PIPE_CLK] = &gcc_usb0_pipe_clk.clkr,
4373 [GCC_USB0_SLEEP_CLK] = &gcc_usb0_sleep_clk.clkr,
4374 [GCC_USB1_MASTER_CLK] = &gcc_usb1_master_clk.clkr,
4375 [GCC_USB1_MOCK_UTMI_CLK] = &gcc_usb1_mock_utmi_clk.clkr,
4376 [GCC_USB1_PHY_CFG_AHB_CLK] = &gcc_usb1_phy_cfg_ahb_clk.clkr,
4377 [GCC_USB1_SLEEP_CLK] = &gcc_usb1_sleep_clk.clkr,
4378 [GCC_CMN_12GPLL_AHB_CLK] = &gcc_cmn_12gpll_ahb_clk.clkr,
4379 [GCC_CMN_12GPLL_SYS_CLK] = &gcc_cmn_12gpll_sys_clk.clkr,
4380 [GCC_SDCC1_ICE_CORE_CLK] = &gcc_sdcc1_ice_core_clk.clkr,
4381 [SDCC1_ICE_CORE_CLK_SRC] = &sdcc1_ice_core_clk_src.clkr,
4382 [GCC_DCC_CLK] = &gcc_dcc_clk.clkr,
4383 [PCIE0_RCHNG_CLK_SRC] = &pcie0_rchng_clk_src.clkr,
4384 [GCC_PCIE0_AXI_S_BRIDGE_CLK] = &gcc_pcie0_axi_s_bridge_clk.clkr,
4385 [PCIE0_RCHNG_CLK] = &gcc_pcie0_rchng_clk.clkr,
4386 [WCSS_AHB_CLK_SRC] = &wcss_ahb_clk_src.clkr,
4387 [Q6_AXI_CLK_SRC] = &q6_axi_clk_src.clkr,
4388 [RBCPR_WCSS_CLK_SRC] = &rbcpr_wcss_clk_src.clkr,
4389 [GCC_LPASS_CORE_AXIM_CLK] = &gcc_lpass_core_axim_clk.clkr,
4390 [LPASS_CORE_AXIM_CLK_SRC] = &lpass_core_axim_clk_src.clkr,
4391 [GCC_LPASS_SNOC_CFG_CLK] = &gcc_lpass_snoc_cfg_clk.clkr,
4392 [LPASS_SNOC_CFG_CLK_SRC] = &lpass_snoc_cfg_clk_src.clkr,
4393 [GCC_LPASS_Q6_AXIM_CLK] = &gcc_lpass_q6_axim_clk.clkr,
4394 [LPASS_Q6_AXIM_CLK_SRC] = &lpass_q6_axim_clk_src.clkr,
4395 [GCC_LPASS_Q6_ATBM_AT_CLK] = &gcc_lpass_q6_atbm_at_clk.clkr,
4396 [GCC_LPASS_Q6_PCLKDBG_CLK] = &gcc_lpass_q6_pclkdbg_clk.clkr,
4397 [GCC_LPASS_Q6SS_TSCTR_1TO2_CLK] = &gcc_lpass_q6ss_tsctr_1to2_clk.clkr,
4398 [GCC_LPASS_Q6SS_TRIG_CLK] = &gcc_lpass_q6ss_trig_clk.clkr,
4399 [GCC_LPASS_TBU_CLK] = &gcc_lpass_tbu_clk.clkr,
4400 [GCC_PCNOC_LPASS_CLK] = &gcc_pcnoc_lpass_clk.clkr,
4401 [GCC_MEM_NOC_UBI32_CLK] = &gcc_mem_noc_ubi32_clk.clkr,
4402 [GCC_MEM_NOC_LPASS_CLK] = &gcc_mem_noc_lpass_clk.clkr,
4403 [GCC_SNOC_LPASS_CFG_CLK] = &gcc_snoc_lpass_cfg_clk.clkr,
4404 [QDSS_STM_CLK_SRC] = &qdss_stm_clk_src.clkr,
4405 [QDSS_TRACECLKIN_CLK_SRC] = &qdss_traceclkin_clk_src.clkr,