Lines Matching refs:CPLD_SYNC_SEL
148 #define CPLD_SYNC_SEL GPIO_D3
158 /* internal clock (CPLD_SYNC_SEL = 0) options */
168 /* external clock (CPLD_SYNC_SEL = 1) options */
170 #define CPLD_EXT_SPDIF (0 | CPLD_SYNC_SEL)
172 #define CPLD_EXT_WORDCLOCK_1FS (CPLD_CKS1 | CPLD_SYNC_SEL)
175 CPLD_SYNC_SEL)
820 /* CPLD_SYNC_SEL: 0 = internal, 1 = external (i.e. spdif master) */
821 return (get_cpld(ice) & CPLD_SYNC_SEL) ? 1 : 0;
855 /* switch to internal clock, drop CPLD_SYNC_SEL */
856 new &= ~CPLD_SYNC_SEL;
903 val &= (CPLD_CKS_MASK | CPLD_WORD_SEL | CPLD_SYNC_SEL);
904 if (!(val & CPLD_SYNC_SEL)) {