Lines Matching refs:wr_regl
110 wr_regl(port, ureg->sirfsoc_line_ctrl,
114 wr_regl(port, ureg->sirfsoc_mode1,
119 wr_regl(port, ureg->sirfsoc_line_ctrl,
123 wr_regl(port, ureg->sirfsoc_mode1,
133 wr_regl(port, ureg->sirfsoc_afc_ctrl, val);
154 wr_regl(port, ureg->sirfsoc_int_en_reg,
158 wr_regl(port, ureg->sirfsoc_int_en_clr_reg,
163 wr_regl(port, ureg->sirfsoc_tx_rx_en, rd_regl(port,
166 wr_regl(port, ureg->sirfsoc_int_en_reg,
170 wr_regl(port, ureg->sirfsoc_int_en_clr_reg,
197 wr_regl(port, ureg->sirfsoc_int_en_reg,
201 wr_regl(port, ureg->sirfsoc_int_en_clr_reg,
212 wr_regl(port, ureg->sirfsoc_tx_fifo_op, SIRFUART_FIFO_STOP);
213 wr_regl(port, ureg->sirfsoc_tx_dma_io_ctrl,
224 wr_regl(port, ureg->sirfsoc_int_en_reg,
228 wr_regl(port, ureg->sirfsoc_int_en_reg,
230 wr_regl(port, ureg->sirfsoc_tx_fifo_op, SIRFUART_FIFO_START);
233 wr_regl(port, ureg->sirfsoc_tx_fifo_op, SIRFUART_FIFO_STOP);
234 wr_regl(port, ureg->sirfsoc_tx_dma_io_ctrl,
237 wr_regl(port, ureg->sirfsoc_tx_fifo_op, SIRFUART_FIFO_START);
270 wr_regl(port, ureg->sirfsoc_tx_rx_en, rd_regl(port,
272 wr_regl(port, ureg->sirfsoc_tx_fifo_op, SIRFUART_FIFO_STOP);
274 wr_regl(port, ureg->sirfsoc_tx_fifo_op, SIRFUART_FIFO_START);
276 wr_regl(port, ureg->sirfsoc_int_en_reg,
280 wr_regl(port, ureg->sirfsoc_int_en_reg,
291 wr_regl(port, ureg->sirfsoc_rx_fifo_op, 0);
294 wr_regl(port, ureg->sirfsoc_int_en_reg,
300 wr_regl(port, ureg->sirfsoc_int_en_clr_reg,
307 wr_regl(port, ureg->sirfsoc_int_en_reg,
312 wr_regl(port, ureg->sirfsoc_int_en_clr_reg,
328 wr_regl(port, ureg->sirfsoc_afc_ctrl,
331 wr_regl(port, ureg->sirfsoc_int_en_reg,
335 wr_regl(port, ureg->sirfsoc_int_en_clr_reg,
363 wr_regl(port, ureg->sirfsoc_afc_ctrl,
368 wr_regl(port, ureg->sirfsoc_int_en_reg,
372 wr_regl(port, ureg->sirfsoc_int_en_reg,
388 wr_regl(port, ureg->sirfsoc_line_ctrl, ulcon);
432 wr_regl(port, ureg->sirfsoc_tx_fifo_data,
479 wr_regl(port, ureg->sirfsoc_int_st_reg, intr_status);
500 wr_regl(port, ureg->sirfsoc_rx_fifo_op, SIRFUART_FIFO_RESET);
501 wr_regl(port, ureg->sirfsoc_rx_fifo_op, 0);
502 wr_regl(port, ureg->sirfsoc_rx_fifo_op, SIRFUART_FIFO_START);
534 wr_regl(port, ureg->sirfsoc_int_en_reg,
537 wr_regl(port, ureg->sirfsoc_int_en_reg,
541 wr_regl(port, ureg->sirfsoc_int_en_clr_reg,
543 wr_regl(port, ureg->sirfsoc_int_en_reg,
549 wr_regl(port, ureg->sirfsoc_int_en_reg,
552 wr_regl(port, ureg->sirfsoc_int_en_reg,
556 wr_regl(port,
559 wr_regl(port, ureg->sirfsoc_int_en_reg,
601 wr_regl(port, ureg->sirfsoc_rx_dma_io_ctrl,
622 wr_regl(port, ureg->sirfsoc_int_en_reg,
627 wr_regl(port, ureg->sirfsoc_int_en_reg,
805 wr_regl(port, ureg->sirfsoc_divisor, clk_div_reg);
817 wr_regl(port, ureg->sirfsoc_mode2, len_val);
825 wr_regl(port, ureg->sirfsoc_tx_fifo_op,
829 wr_regl(port, ureg->sirfsoc_line_ctrl, config_reg);
839 wr_regl(port, ureg->sirfsoc_tx_frame_ctrl, len_val);
848 wr_regl(port, ureg->sirfsoc_rx_frame_ctrl, len_val);
850 wr_regl(port, ureg->sirfsoc_async_param_reg,
856 wr_regl(port, ureg->sirfsoc_tx_dma_io_ctrl, SIRFUART_DMA_MODE);
858 wr_regl(port, ureg->sirfsoc_tx_dma_io_ctrl, SIRFUART_IO_MODE);
860 wr_regl(port, ureg->sirfsoc_rx_dma_io_ctrl,
864 wr_regl(port, ureg->sirfsoc_rx_dma_io_ctrl,
873 wr_regl(port, ureg->sirfsoc_tx_fifo_ctrl,
875 wr_regl(port, ureg->sirfsoc_rx_fifo_ctrl,
878 wr_regl(port, ureg->sirfsoc_tx_fifo_op, txfifo_op_reg);
880 wr_regl(port, ureg->sirfsoc_tx_rx_en, SIRFUART_TX_EN | SIRFUART_RX_EN);
913 wr_regl(port, ureg->sirfsoc_tx_dma_io_ctrl,
916 wr_regl(port, ureg->sirfsoc_rx_dma_io_ctrl,
919 wr_regl(port, ureg->sirfsoc_rx_dma_io_ctrl,
922 wr_regl(port, ureg->sirfsoc_tx_dma_io_len, 0);
923 wr_regl(port, ureg->sirfsoc_rx_dma_io_len, 0);
924 wr_regl(port, ureg->sirfsoc_tx_rx_en, SIRFUART_RX_EN | SIRFUART_TX_EN);
926 wr_regl(port, ureg->sirfsoc_mode1,
929 wr_regl(port, ureg->sirfsoc_tx_fifo_op, SIRFUART_FIFO_RESET);
930 wr_regl(port, ureg->sirfsoc_rx_fifo_op, SIRFUART_FIFO_RESET);
931 wr_regl(port, ureg->sirfsoc_rx_fifo_op, 0);
932 wr_regl(port, ureg->sirfsoc_tx_fifo_ctrl, SIRFUART_FIFO_THD(port));
933 wr_regl(port, ureg->sirfsoc_rx_fifo_ctrl, SIRFUART_FIFO_THD(port));
935 wr_regl(port, ureg->sirfsoc_rx_fifo_level_chk,
941 wr_regl(port, ureg->sirfsoc_tx_fifo_level_chk,
961 wr_regl(port, ureg->sirfsoc_swh_dma_io,
965 wr_regl(port, ureg->sirfsoc_rx_dma_io_ctrl,
979 wr_regl(port, ureg->sirfsoc_rx_fifo_op, SIRFUART_FIFO_START);
984 wr_regl(port, ureg->sirfsoc_int_en_reg,
989 wr_regl(port, ureg->sirfsoc_int_en_reg,
1010 wr_regl(port, ureg->sirfsoc_int_en_reg, 0);
1012 wr_regl(port, ureg->sirfsoc_int_en_clr_reg, ~0UL);
1103 wr_regl(&sirfport->port, ureg->sirfsoc_mode1, SIRFSOC_USP_EN |
1123 wr_regl(port, ureg->sirfsoc_tx_fifo_data, ch);
1220 wr_regl(port, ureg->sirfsoc_rx_dma_io_ctrl,
1245 wr_regl(port, ureg->sirfsoc_rx_dma_io_ctrl,