Lines Matching refs:val
263 u32 val;
266 err = readl_poll_timeout_atomic(port->base + PCIE_APP_TLP_REQ, val,
267 !(val & APP_CFG_REQ), 10,
279 int where, int size, u32 *val)
300 *val = readl(port->base + PCIE_CFG_RDATA);
303 *val = (*val >> (8 * (where & 3))) & 0xff;
305 *val = (*val >> (8 * (where & 3))) & 0xffff;
311 int where, int size, u32 val)
321 val = val << 8 * (where & 3);
322 writel(val, port->base + PCIE_CFG_WDATA);
325 val = readl(port->base + PCIE_APP_TLP_REQ);
326 val |= APP_CFG_REQ;
327 writel(val, port->base + PCIE_APP_TLP_REQ);
358 int where, int size, u32 *val)
366 *val = ~0;
370 ret = mtk_pcie_hw_rd_cfg(port, bn, devfn, where, size, val);
372 *val = ~0;
378 int where, int size, u32 val)
387 return mtk_pcie_hw_wr_cfg(port, bn, devfn, where, size, val);
521 u32 val;
525 val = lower_32_bits(msg_addr);
526 writel(val, port->base + PCIE_IMSI_ADDR);
528 val = readl(port->base + PCIE_INT_MASK);
529 val &= ~MSI_MASK;
530 writel(val, port->base + PCIE_INT_MASK);
674 u32 val;
685 val = readl(pcie->base + PCIE_SYS_CFG_V2);
686 val |= PCIE_CSR_LTSSM_EN(port->slot) |
688 writel(val, pcie->base + PCIE_SYS_CFG_V2);
702 val = readl(port->base + PCIE_RST_CTRL);
703 val |= PCIE_PHY_RSTB | PCIE_PERSTB | PCIE_PIPE_SRSTB |
705 writel(val, port->base + PCIE_RST_CTRL);
709 val = PCI_VENDOR_ID_MEDIATEK;
710 writew(val, port->base + PCIE_CONF_VEND_ID);
712 val = PCI_CLASS_BRIDGE_PCI;
713 writew(val, port->base + PCIE_CONF_CLASS_ID);
720 err = readl_poll_timeout(port->base + PCIE_LINK_STATUS_V2, val,
721 !!(val & PCIE_PORT_LINKUP_V2), 20,
727 val = readl(port->base + PCIE_INT_MASK);
728 val &= ~INTX_MASK;
729 writel(val, port->base + PCIE_INT_MASK);
735 val = lower_32_bits(mem->start) |
737 writel(val, port->base + PCIE_AHB_TRANS_BASE0_L);
739 val = upper_32_bits(mem->start);
740 writel(val, port->base + PCIE_AHB_TRANS_BASE0_H);
743 val = PCIE2AHB_SIZE | WIN_ENABLE;
744 writel(val, port->base + PCIE_AXI_WINDOW0);
771 u32 val;
775 val = readl(pcie->base + PCIE_SYS_CFG);
776 val |= PCIE_PORT_PERST(port->slot);
777 writel(val, pcie->base + PCIE_SYS_CFG);
780 val = readl(pcie->base + PCIE_SYS_CFG);
781 val &= ~PCIE_PORT_PERST(port->slot);
782 writel(val, pcie->base + PCIE_SYS_CFG);
785 err = readl_poll_timeout(port->base + PCIE_LINK_STATUS, val,
786 !!(val & PCIE_PORT_LINKUP), 20,
792 val = readl(pcie->base + PCIE_INT_ENABLE);
793 val |= PCIE_PORT_INT_EN(port->slot);
794 writel(val, pcie->base + PCIE_INT_ENABLE);
806 val = readl(pcie->base + PCIE_CFG_DATA);
807 val &= ~PCIE_FC_CREDIT_MASK;
808 val |= PCIE_FC_CREDIT_VAL(0x806c);
811 writel(val, pcie->base + PCIE_CFG_DATA);
816 val = readl(pcie->base + PCIE_CFG_DATA);
817 val &= ~PCIE_FTS_NUM_MASK;
818 val |= PCIE_FTS_NUM_L0(0x50);
821 writel(val, pcie->base + PCIE_CFG_DATA);