Lines Matching defs:tmp
370 u32 tmp;
378 SSC_CNTL_OFFSET, &tmp);
382 u32p_replace_bits(&tmp, 1, SSC_CNTL_OVRD_EN_MASK);
383 u32p_replace_bits(&tmp, 1, SSC_CNTL_OVRD_VAL_MASK);
385 SSC_CNTL_OFFSET, tmp);
391 SSC_STATUS_OFFSET, &tmp);
395 ssc = FIELD_GET(SSC_STATUS_SSC_MASK, tmp);
396 pll = FIELD_GET(SSC_STATUS_PLL_LOCK_MASK, tmp);
421 u32 tmp;
431 tmp = readl(pcie->base + PCIE_MEM_WIN0_BASE_LIMIT(win));
432 u32p_replace_bits(&tmp, cpu_addr_mb,
434 u32p_replace_bits(&tmp, limit_addr_mb,
436 writel(tmp, pcie->base + PCIE_MEM_WIN0_BASE_LIMIT(win));
443 tmp = readl(pcie->base + PCIE_MEM_WIN0_BASE_HI(win));
444 u32p_replace_bits(&tmp, cpu_addr_mb_high,
446 writel(tmp, pcie->base + PCIE_MEM_WIN0_BASE_HI(win));
449 tmp = readl(pcie->base + PCIE_MEM_WIN0_LIMIT_HI(win));
450 u32p_replace_bits(&tmp, limit_addr_mb_high,
452 writel(tmp, pcie->base + PCIE_MEM_WIN0_LIMIT_HI(win));
732 u32 tmp, mask = RGR1_SW_INIT_1_INIT_GENERIC_MASK;
735 tmp = readl(pcie->base + PCIE_RGR1_SW_INIT_1(pcie));
736 tmp = (tmp & ~mask) | ((val << shift) & mask);
737 writel(tmp, pcie->base + PCIE_RGR1_SW_INIT_1(pcie));
742 u32 tmp, mask = RGR1_SW_INIT_1_INIT_7278_MASK;
745 tmp = readl(pcie->base + PCIE_RGR1_SW_INIT_1(pcie));
746 tmp = (tmp & ~mask) | ((val << shift) & mask);
747 writel(tmp, pcie->base + PCIE_RGR1_SW_INIT_1(pcie));
752 u32 tmp;
755 tmp = readl(pcie->base + PCIE_MISC_PCIE_CTRL);
756 u32p_replace_bits(&tmp, !val, PCIE_MISC_PCIE_CTRL_PCIE_PERSTB_MASK);
757 writel(tmp, pcie->base + PCIE_MISC_PCIE_CTRL);
762 u32 tmp;
764 tmp = readl(pcie->base + PCIE_RGR1_SW_INIT_1(pcie));
765 u32p_replace_bits(&tmp, val, PCIE_RGR1_SW_INIT_1_PERST_MASK);
766 writel(tmp, pcie->base + PCIE_RGR1_SW_INIT_1(pcie));
868 u32 tmp, burst, aspm_support;
877 tmp = readl(base + PCIE_MISC_HARD_PCIE_HARD_DEBUG);
878 tmp &= ~PCIE_MISC_HARD_PCIE_HARD_DEBUG_SERDES_IDDQ_MASK;
879 writel(tmp, base + PCIE_MISC_HARD_PCIE_HARD_DEBUG);
896 tmp = readl(base + PCIE_MISC_MISC_CTRL);
897 u32p_replace_bits(&tmp, 1, PCIE_MISC_MISC_CTRL_SCB_ACCESS_EN_MASK);
898 u32p_replace_bits(&tmp, 1, PCIE_MISC_MISC_CTRL_CFG_READ_UR_MODE_MASK);
899 u32p_replace_bits(&tmp, burst, PCIE_MISC_MISC_CTRL_MAX_BURST_SIZE_MASK);
900 writel(tmp, base + PCIE_MISC_MISC_CTRL);
907 tmp = lower_32_bits(rc_bar2_offset);
908 u32p_replace_bits(&tmp, brcm_pcie_encode_ibar_size(rc_bar2_size),
910 writel(tmp, base + PCIE_MISC_RC_BAR2_CONFIG_LO);
914 tmp = readl(base + PCIE_MISC_MISC_CTRL);
919 u32p_replace_bits(&tmp, scb_size_val, SCB_SIZE_MASK(0));
921 u32p_replace_bits(&tmp, scb_size_val, SCB_SIZE_MASK(1));
923 u32p_replace_bits(&tmp, scb_size_val, SCB_SIZE_MASK(2));
925 writel(tmp, base + PCIE_MISC_MISC_CTRL);
940 tmp = readl(base + PCIE_MISC_RC_BAR1_CONFIG_LO);
941 tmp &= ~PCIE_MISC_RC_BAR1_CONFIG_LO_SIZE_MASK;
942 writel(tmp, base + PCIE_MISC_RC_BAR1_CONFIG_LO);
945 tmp = readl(base + PCIE_MISC_RC_BAR3_CONFIG_LO);
946 tmp &= ~PCIE_MISC_RC_BAR3_CONFIG_LO_SIZE_MASK;
947 writel(tmp, base + PCIE_MISC_RC_BAR3_CONFIG_LO);
993 tmp = readl(base + PCIE_RC_CFG_PRIV1_LINK_CAPABILITY);
994 u32p_replace_bits(&tmp, aspm_support,
996 writel(tmp, base + PCIE_RC_CFG_PRIV1_LINK_CAPABILITY);
1002 tmp = readl(base + PCIE_RC_CFG_PRIV1_ID_VAL3);
1003 u32p_replace_bits(&tmp, 0x060400,
1005 writel(tmp, base + PCIE_RC_CFG_PRIV1_ID_VAL3);
1023 tmp = readl(base + PCIE_RC_CFG_VENDOR_VENDOR_SPECIFIC_REG1);
1024 u32p_replace_bits(&tmp, PCIE_RC_CFG_VENDOR_SPCIFIC_REG1_LITTLE_ENDIAN,
1026 writel(tmp, base + PCIE_RC_CFG_VENDOR_VENDOR_SPECIFIC_REG1);
1032 tmp = readl(base + PCIE_MISC_HARD_PCIE_HARD_DEBUG);
1033 tmp |= PCIE_MISC_HARD_PCIE_HARD_DEBUG_CLKREQ_DEBUG_ENABLE_MASK;
1034 writel(tmp, base + PCIE_MISC_HARD_PCIE_HARD_DEBUG);
1044 u32 tmp;
1047 tmp = readl(base + PCIE_MISC_PCIE_CTRL);
1048 u32p_replace_bits(&tmp, 1, PCIE_MISC_PCIE_CTRL_PCIE_L23_REQUEST_MASK);
1049 writel(tmp, base + PCIE_MISC_PCIE_CTRL);
1052 tmp = readl(base + PCIE_MISC_PCIE_STATUS);
1053 l23 = FIELD_GET(PCIE_MISC_PCIE_STATUS_PCIE_LINK_IN_L23_MASK, tmp);
1056 tmp = readl(base + PCIE_MISC_PCIE_STATUS);
1058 tmp);
1077 u32 tmp, combined_mask = 0;
1084 tmp = readl(base + PCIE_DVT_PMU_PCIE_PHY_CTRL);
1085 tmp = (tmp & ~masks[i]) | (val & masks[i]);
1086 writel(tmp, base + PCIE_DVT_PMU_PCIE_PHY_CTRL);
1091 tmp = readl(base + PCIE_DVT_PMU_PCIE_PHY_CTRL);
1094 ret = (tmp & combined_mask) == val ? 0 : -EIO;
1114 int tmp;
1122 tmp = readl(base + PCIE_MISC_PCIE_CTRL);
1123 u32p_replace_bits(&tmp, 0, PCIE_MISC_PCIE_CTRL_PCIE_L23_REQUEST_MASK);
1124 writel(tmp, base + PCIE_MISC_PCIE_CTRL);
1127 tmp = readl(base + PCIE_MISC_HARD_PCIE_HARD_DEBUG);
1128 u32p_replace_bits(&tmp, 1, PCIE_MISC_HARD_PCIE_HARD_DEBUG_SERDES_IDDQ_MASK);
1129 writel(tmp, base + PCIE_MISC_HARD_PCIE_HARD_DEBUG);
1151 u32 tmp;
1165 tmp = readl(base + PCIE_MISC_HARD_PCIE_HARD_DEBUG);
1166 u32p_replace_bits(&tmp, 0, PCIE_MISC_HARD_PCIE_HARD_DEBUG_SERDES_IDDQ_MASK);
1167 writel(tmp, base + PCIE_MISC_HARD_PCIE_HARD_DEBUG);