Lines Matching refs:reg
254 #define PCIE_CONF_REG(reg) ((reg) & 0xffc)
299 static inline void advk_writel(struct advk_pcie *pcie, u32 val, u64 reg)
301 writel(val, pcie->base + reg);
304 static inline u32 advk_readl(struct advk_pcie *pcie, u64 reg)
306 return readl(pcie->base + reg);
395 u32 reg;
402 reg = advk_readl(pcie, PCIE_CORE_CTRL0_REG);
403 reg &= ~PCIE_GEN_SEL_MSK;
405 reg |= SPEED_GEN_3;
407 reg |= SPEED_GEN_2;
409 reg |= SPEED_GEN_1;
410 advk_writel(pcie, reg, PCIE_CORE_CTRL0_REG);
417 reg = advk_readl(pcie, PCIE_CORE_PCIEXP_CAP + PCI_EXP_LNKCTL2);
418 reg &= ~PCI_EXP_LNKCTL2_TLS;
420 reg |= PCI_EXP_LNKCTL2_TLS_8_0GT;
422 reg |= PCI_EXP_LNKCTL2_TLS_5_0GT;
424 reg |= PCI_EXP_LNKCTL2_TLS_2_5GT;
425 advk_writel(pcie, reg, PCIE_CORE_PCIEXP_CAP + PCI_EXP_LNKCTL2);
428 reg = advk_readl(pcie, PCIE_CORE_CTRL0_REG);
429 reg |= LINK_TRAINING_EN;
430 advk_writel(pcie, reg, PCIE_CORE_CTRL0_REG);
487 u32 reg;
496 reg = advk_readl(pcie, PCIE_CORE_REF_CLK_REG);
497 reg |= PCIE_CORE_REF_CLK_TX_ENABLE;
498 reg &= ~PCIE_CORE_REF_CLK_RX_ENABLE;
499 advk_writel(pcie, reg, PCIE_CORE_REF_CLK_REG);
502 reg = advk_readl(pcie, CTRL_CONFIG_REG);
503 reg &= ~(CTRL_MODE_MASK << CTRL_MODE_SHIFT);
504 reg |= ((PCIE_CORE_MODE_DIRECT & CTRL_MODE_MASK) << CTRL_MODE_SHIFT);
505 advk_writel(pcie, reg, CTRL_CONFIG_REG);
508 reg = advk_readl(pcie, PCIE_CORE_CTRL0_REG);
509 reg |= (IS_RC_MSK << IS_RC_SHIFT);
510 advk_writel(pcie, reg, PCIE_CORE_CTRL0_REG);
519 reg = (PCI_VENDOR_ID_MARVELL << 16) | PCI_VENDOR_ID_MARVELL;
520 advk_writel(pcie, reg, VENDOR_ID_REG);
537 reg = advk_readl(pcie, PCIE_CORE_DEV_REV_REG);
538 reg &= ~0xffffff00;
539 reg |= (PCI_CLASS_BRIDGE_PCI << 8) << 8;
540 advk_writel(pcie, reg, PCIE_CORE_DEV_REV_REG);
543 reg = advk_readl(pcie, PCIE_CORE_CMD_STATUS_REG);
544 reg &= ~(PCI_COMMAND_IO | PCI_COMMAND_MEMORY | PCI_COMMAND_MASTER);
545 advk_writel(pcie, reg, PCIE_CORE_CMD_STATUS_REG);
548 reg = PCIE_CORE_ERR_CAPCTL_ECRC_CHK_TX |
552 advk_writel(pcie, reg, PCIE_CORE_ERR_CAPCTL_REG);
555 reg = advk_readl(pcie, PCIE_CORE_PCIEXP_CAP + PCI_EXP_DEVCTL);
556 reg &= ~PCI_EXP_DEVCTL_RELAX_EN;
557 reg &= ~PCI_EXP_DEVCTL_NOSNOOP_EN;
558 reg &= ~PCI_EXP_DEVCTL_PAYLOAD;
559 reg &= ~PCI_EXP_DEVCTL_READRQ;
560 reg |= PCI_EXP_DEVCTL_PAYLOAD_512B;
561 reg |= PCI_EXP_DEVCTL_READRQ_512B;
562 advk_writel(pcie, reg, PCIE_CORE_PCIEXP_CAP + PCI_EXP_DEVCTL);
565 reg = PCIE_CORE_CTRL2_RESERVED |
567 advk_writel(pcie, reg, PCIE_CORE_CTRL2_REG);
570 reg = advk_readl(pcie, PCIE_CORE_CTRL0_REG);
571 reg &= ~LANE_CNT_MSK;
572 reg |= LANE_COUNT_1;
573 advk_writel(pcie, reg, PCIE_CORE_CTRL0_REG);
576 reg = advk_readl(pcie, PCIE_CORE_CTRL2_REG);
577 reg |= PCIE_CORE_CTRL2_MSI_ENABLE;
578 advk_writel(pcie, reg, PCIE_CORE_CTRL2_REG);
587 reg = PCIE_ISR0_ALL_MASK;
588 reg &= ~PCIE_ISR0_MSI_INT_PENDING;
589 advk_writel(pcie, reg, PCIE_ISR0_MASK_REG);
597 reg = PCIE_IRQ_ALL_MASK & (~PCIE_IRQ_ENABLE_INTS_MASK);
598 advk_writel(pcie, reg, HOST_CTRL_INT_MASK_REG);
610 reg = advk_readl(pcie, PCIE_CORE_CTRL2_REG);
611 reg |= PCIE_CORE_CTRL2_OB_WIN_ENABLE;
612 advk_writel(pcie, reg, PCIE_CORE_CTRL2_REG);
627 reg = advk_readl(pcie, PIO_CTRL);
628 reg |= PIO_CTRL_ADDR_WIN_DISABLE;
629 advk_writel(pcie, reg, PIO_CTRL);
651 u32 reg;
656 reg = advk_readl(pcie, PIO_STAT);
657 status = (reg & PIO_COMPLETION_STATUS_MASK) >>
677 if (reg & PIO_ERR_STATUS) {
744 if (reg & PIO_NON_POSTED_REQ)
750 str_posted, strcomp_status, reg, advk_readl(pcie, PIO_ADDR_LS));
776 int reg, u32 *value)
780 switch (reg) {
808 int reg, u32 old, u32 new, u32 mask)
812 switch (reg) {
835 int reg, u32 *value)
840 switch (reg) {
863 u32 val = advk_readl(pcie, PCIE_CORE_PCIEXP_CAP + reg);
876 u32 val = advk_readl(pcie, PCIE_CORE_PCIEXP_CAP + reg) &
888 *value = advk_readl(pcie, PCIE_CORE_PCIEXP_CAP + reg);
898 int reg, u32 old, u32 new, u32 mask)
902 switch (reg) {
904 advk_writel(pcie, new, PCIE_CORE_PCIEXP_CAP + reg);
908 advk_writel(pcie, new, PCIE_CORE_PCIEXP_CAP + reg);
1030 u32 reg;
1055 reg = advk_readl(pcie, PIO_CTRL);
1056 reg &= ~PIO_CTRL_TYPE_MASK;
1058 reg |= PCIE_CONFIG_RD_TYPE0;
1060 reg |= PCIE_CONFIG_RD_TYPE1;
1061 advk_writel(pcie, reg, PIO_CTRL);
1064 reg = PCIE_CONF_ADDR(bus->number, devfn, where);
1065 advk_writel(pcie, reg, PIO_ADDR_LS);
1116 u32 reg;
1136 reg = advk_readl(pcie, PIO_CTRL);
1137 reg &= ~PIO_CTRL_TYPE_MASK;
1139 reg |= PCIE_CONFIG_WR_TYPE0;
1141 reg |= PCIE_CONFIG_WR_TYPE1;
1142 advk_writel(pcie, reg, PIO_CTRL);
1145 reg = PCIE_CONF_ADDR(bus->number, devfn, where);
1146 advk_writel(pcie, reg, PIO_ADDR_LS);
1151 reg = val << (8 * offset);
1155 advk_writel(pcie, reg, PIO_WR_DATA);