Lines Matching defs:lpp
88 static inline u32 pcie_app_rd(struct intel_pcie_port *lpp, u32 ofs)
90 return readl(lpp->app_base + ofs);
93 static inline void pcie_app_wr(struct intel_pcie_port *lpp, u32 ofs, u32 val)
95 writel(val, lpp->app_base + ofs);
98 static void pcie_app_wr_mask(struct intel_pcie_port *lpp, u32 ofs,
101 pcie_update_bits(lpp->app_base, ofs, mask, val);
104 static inline u32 pcie_rc_cfg_rd(struct intel_pcie_port *lpp, u32 ofs)
106 return dw_pcie_readl_dbi(&lpp->pci, ofs);
109 static inline void pcie_rc_cfg_wr(struct intel_pcie_port *lpp, u32 ofs, u32 val)
111 dw_pcie_writel_dbi(&lpp->pci, ofs, val);
114 static void pcie_rc_cfg_wr_mask(struct intel_pcie_port *lpp, u32 ofs,
117 pcie_update_bits(lpp->pci.dbi_base, ofs, mask, val);
120 static void intel_pcie_ltssm_enable(struct intel_pcie_port *lpp)
122 pcie_app_wr_mask(lpp, PCIE_APP_CCR, PCIE_APP_CCR_LTSSM_ENABLE,
126 static void intel_pcie_ltssm_disable(struct intel_pcie_port *lpp)
128 pcie_app_wr_mask(lpp, PCIE_APP_CCR, PCIE_APP_CCR_LTSSM_ENABLE, 0);
131 static void intel_pcie_link_setup(struct intel_pcie_port *lpp)
134 u8 offset = dw_pcie_find_capability(&lpp->pci, PCI_CAP_ID_EXP);
136 val = pcie_rc_cfg_rd(lpp, offset + PCI_EXP_LNKCTL);
139 pcie_rc_cfg_wr(lpp, offset + PCI_EXP_LNKCTL, val);
158 static void intel_pcie_rc_setup(struct intel_pcie_port *lpp)
160 intel_pcie_ltssm_disable(lpp);
161 intel_pcie_link_setup(lpp);
162 intel_pcie_init_n_fts(&lpp->pci);
163 dw_pcie_setup_rc(&lpp->pci.pp);
164 dw_pcie_upconfig_setup(&lpp->pci);
167 static int intel_pcie_ep_rst_init(struct intel_pcie_port *lpp)
169 struct device *dev = lpp->pci.dev;
172 lpp->reset_gpio = devm_gpiod_get(dev, "reset", GPIOD_OUT_LOW);
173 if (IS_ERR(lpp->reset_gpio)) {
174 ret = PTR_ERR(lpp->reset_gpio);
186 static void intel_pcie_core_rst_assert(struct intel_pcie_port *lpp)
188 reset_control_assert(lpp->core_rst);
191 static void intel_pcie_core_rst_deassert(struct intel_pcie_port *lpp)
198 reset_control_deassert(lpp->core_rst);
207 static void intel_pcie_device_rst_assert(struct intel_pcie_port *lpp)
209 gpiod_set_value_cansleep(lpp->reset_gpio, 1);
212 static void intel_pcie_device_rst_deassert(struct intel_pcie_port *lpp)
214 msleep(lpp->rst_intrvl);
215 gpiod_set_value_cansleep(lpp->reset_gpio, 0);
218 static int intel_pcie_app_logic_setup(struct intel_pcie_port *lpp)
220 intel_pcie_device_rst_deassert(lpp);
221 intel_pcie_ltssm_enable(lpp);
223 return dw_pcie_wait_for_link(&lpp->pci);
226 static void intel_pcie_core_irq_disable(struct intel_pcie_port *lpp)
228 pcie_app_wr(lpp, PCIE_APP_IRNEN, 0);
229 pcie_app_wr(lpp, PCIE_APP_IRNCR, PCIE_APP_IRN_INT);
234 struct intel_pcie_port *lpp = platform_get_drvdata(pdev);
235 struct dw_pcie *pci = &lpp->pci;
243 lpp->core_clk = devm_clk_get(dev, NULL);
244 if (IS_ERR(lpp->core_clk)) {
245 ret = PTR_ERR(lpp->core_clk);
251 lpp->core_rst = devm_reset_control_get(dev, NULL);
252 if (IS_ERR(lpp->core_rst)) {
253 ret = PTR_ERR(lpp->core_rst);
260 &lpp->rst_intrvl);
262 lpp->rst_intrvl = RESET_INTERVAL_MS;
264 lpp->app_base = devm_platform_ioremap_resource_byname(pdev, "app");
265 if (IS_ERR(lpp->app_base))
266 return PTR_ERR(lpp->app_base);
268 lpp->phy = devm_phy_get(dev, "pcie");
269 if (IS_ERR(lpp->phy)) {
270 ret = PTR_ERR(lpp->phy);
279 static void intel_pcie_deinit_phy(struct intel_pcie_port *lpp)
281 phy_exit(lpp->phy);
284 static int intel_pcie_wait_l2(struct intel_pcie_port *lpp)
288 struct dw_pcie *pci = &lpp->pci;
294 pcie_app_wr_mask(lpp, PCIE_APP_MSG_CR, PCIE_APP_MSG_XMT_PM_TURNOFF,
298 ret = readl_poll_timeout(lpp->app_base + PCIE_APP_PMC, value,
302 dev_err(lpp->pci.dev, "PCIe link enter L2 timeout!\n");
307 static void intel_pcie_turn_off(struct intel_pcie_port *lpp)
309 if (dw_pcie_link_up(&lpp->pci))
310 intel_pcie_wait_l2(lpp);
313 intel_pcie_device_rst_assert(lpp);
314 pcie_rc_cfg_wr_mask(lpp, PCI_COMMAND, PCI_COMMAND_MEMORY, 0);
317 static int intel_pcie_host_setup(struct intel_pcie_port *lpp)
321 intel_pcie_core_rst_assert(lpp);
322 intel_pcie_device_rst_assert(lpp);
324 ret = phy_init(lpp->phy);
328 intel_pcie_core_rst_deassert(lpp);
330 ret = clk_prepare_enable(lpp->core_clk);
332 dev_err(lpp->pci.dev, "Core clock enable failed: %d\n", ret);
336 intel_pcie_rc_setup(lpp);
337 ret = intel_pcie_app_logic_setup(lpp);
342 pcie_app_wr_mask(lpp, PCIE_APP_IRNEN, PCIE_APP_IRN_INT,
348 clk_disable_unprepare(lpp->core_clk);
350 intel_pcie_core_rst_assert(lpp);
351 intel_pcie_deinit_phy(lpp);
356 static void __intel_pcie_remove(struct intel_pcie_port *lpp)
358 intel_pcie_core_irq_disable(lpp);
359 intel_pcie_turn_off(lpp);
360 clk_disable_unprepare(lpp->core_clk);
361 intel_pcie_core_rst_assert(lpp);
362 intel_pcie_deinit_phy(lpp);
367 struct intel_pcie_port *lpp = platform_get_drvdata(pdev);
368 struct pcie_port *pp = &lpp->pci.pp;
371 __intel_pcie_remove(lpp);
378 struct intel_pcie_port *lpp = dev_get_drvdata(dev);
381 intel_pcie_core_irq_disable(lpp);
382 ret = intel_pcie_wait_l2(lpp);
386 intel_pcie_deinit_phy(lpp);
387 clk_disable_unprepare(lpp->core_clk);
393 struct intel_pcie_port *lpp = dev_get_drvdata(dev);
395 return intel_pcie_host_setup(lpp);
401 struct intel_pcie_port *lpp = dev_get_drvdata(pci->dev);
403 return intel_pcie_host_setup(lpp);
438 struct intel_pcie_port *lpp;
443 lpp = devm_kzalloc(dev, sizeof(*lpp), GFP_KERNEL);
444 if (!lpp)
447 platform_set_drvdata(pdev, lpp);
448 pci = &lpp->pci;
456 ret = intel_pcie_ep_rst_init(lpp);