Lines Matching defs:emc
21 #include <soc/tegra/emc.h>
488 static void emc_ccfifo_writel(struct tegra_emc *emc, u32 value,
491 writel(value, emc->regs + EMC_CCFIFO_DATA);
492 writel(offset, emc->regs + EMC_CCFIFO_ADDR);
495 static void emc_seq_update_timing(struct tegra_emc *emc)
500 writel(1, emc->regs + EMC_TIMING_CONTROL);
503 value = readl(emc->regs + EMC_STATUS);
509 dev_err(emc->dev, "timing update timed out\n");
512 static void emc_seq_disable_auto_cal(struct tegra_emc *emc)
517 writel(0, emc->regs + EMC_AUTO_CAL_INTERVAL);
520 value = readl(emc->regs + EMC_AUTO_CAL_STATUS);
526 dev_err(emc->dev, "auto cal disable timed out\n");
529 static void emc_seq_wait_clkchange(struct tegra_emc *emc)
535 value = readl(emc->regs + EMC_INTSTATUS);
541 dev_err(emc->dev, "clock change timed out\n");
544 static struct emc_timing *tegra_emc_find_timing(struct tegra_emc *emc,
550 for (i = 0; i < emc->num_timings; i++) {
551 if (emc->timings[i].rate == rate) {
552 timing = &emc->timings[i];
558 dev_err(emc->dev, "no timing for rate %lu\n", rate);
565 int tegra_emc_prepare_timing_change(struct tegra_emc *emc,
568 struct emc_timing *timing = tegra_emc_find_timing(emc, rate);
569 struct emc_timing *last = &emc->last_timing;
587 writel(EMC_INTSTATUS_CLKCHANGE_COMPLETE, emc->regs + EMC_INTSTATUS);
590 val = readl(emc->regs + EMC_CFG);
593 writel(val, emc->regs + EMC_CFG);
599 if (emc->dram_type == DRAM_TYPE_DDR3)
604 val = readl(emc->regs + EMC_SEL_DPD_CTRL);
607 writel(val, emc->regs + EMC_SEL_DPD_CTRL);
611 val = readl(emc->regs + EMC_BGBIAS_CTL0);
626 writel(val2, emc->regs + EMC_BGBIAS_CTL0);
632 val = readl(emc->regs + EMC_XM2DQSPADCTRL2);
646 writel(val, emc->regs + EMC_XM2DQSPADCTRL2);
653 emc_seq_update_timing(emc);
659 emc_seq_disable_auto_cal(emc);
661 emc->regs + EMC_CTT_TERM_CTRL);
662 emc_seq_update_timing(emc);
668 emc->regs + emc_burst_regs[i]);
670 writel(timing->emc_xm2dqspadctrl2, emc->regs + EMC_XM2DQSPADCTRL2);
671 writel(timing->emc_zcal_interval, emc->regs + EMC_ZCAL_INTERVAL);
673 tegra_mc_write_emem_configuration(emc->mc, timing->rate);
676 emc_ccfifo_writel(emc, val, EMC_CFG);
680 emc_ccfifo_writel(emc, timing->emc_auto_cal_config2,
684 emc_ccfifo_writel(emc, timing->emc_auto_cal_config3,
690 emc_ccfifo_writel(emc, val, EMC_AUTO_CAL_CONFIG);
694 if (emc->dram_type == DRAM_TYPE_DDR3 &&
700 cnt -= emc->dram_num * 256;
713 writel(val, emc->regs + EMC_MRS_WAIT_CNT);
718 emc_ccfifo_writel(emc, val, EMC_CFG_2);
721 if (emc->dram_type == DRAM_TYPE_DDR3 && dll_change == DLL_CHANGE_OFF)
722 emc_ccfifo_writel(emc, timing->emc_mode_1, EMC_EMRS);
725 emc_ccfifo_writel(emc, EMC_REFCTRL_DEV_SEL(emc->dram_num),
727 if (emc->dram_type == DRAM_TYPE_DDR3)
728 emc_ccfifo_writel(emc, EMC_DRAM_DEV_SEL(emc->dram_num) |
733 emc_ccfifo_writel(emc, 1, EMC_STALL_THEN_EXE_AFTER_CLKCHANGE);
736 if (emc->dram_type == DRAM_TYPE_DDR3)
737 emc_ccfifo_writel(emc, EMC_DRAM_DEV_SEL(emc->dram_num),
739 emc_ccfifo_writel(emc, EMC_REFCTRL_DEV_SEL(emc->dram_num) |
744 if (emc->dram_type == DRAM_TYPE_DDR3) {
746 emc_ccfifo_writel(emc, timing->emc_mode_1, EMC_EMRS);
748 emc_ccfifo_writel(emc, timing->emc_mode_2, EMC_EMRS2);
759 emc_ccfifo_writel(emc, val, EMC_MRS);
763 emc_ccfifo_writel(emc, timing->emc_mode_2, EMC_MRW2);
765 emc_ccfifo_writel(emc, timing->emc_mode_1, EMC_MRW);
767 emc_ccfifo_writel(emc, timing->emc_mode_4, EMC_MRW4);
772 emc_ccfifo_writel(emc, EMC_ZQ_CAL_LONG_CMD_DEV0, EMC_ZQ_CAL);
773 if (emc->dram_num > 1)
774 emc_ccfifo_writel(emc, EMC_ZQ_CAL_LONG_CMD_DEV1,
779 emc_ccfifo_writel(emc, 0, EMC_CCFIFO_STATUS);
782 emc_ccfifo_writel(emc, timing->emc_cfg_2, EMC_CFG_2);
785 emc_seq_disable_auto_cal(emc);
788 readl(emc->regs + EMC_INTSTATUS);
793 void tegra_emc_complete_timing_change(struct tegra_emc *emc,
796 struct emc_timing *timing = tegra_emc_find_timing(emc, rate);
797 struct emc_timing *last = &emc->last_timing;
804 emc_seq_wait_clkchange(emc);
809 emc->regs + EMC_AUTO_CAL_INTERVAL);
813 writel(timing->emc_cfg, emc->regs + EMC_CFG);
816 writel(timing->emc_zcal_cnt_long, emc->regs + EMC_ZCAL_WAIT_CNT);
819 if (emc->dram_type == DRAM_TYPE_LPDDR3 &&
825 writel(val, emc->regs + EMC_BGBIAS_CTL0);
827 if (emc->dram_type == DRAM_TYPE_DDR3 &&
828 readl(emc->regs + EMC_BGBIAS_CTL0) !=
831 emc->regs + EMC_BGBIAS_CTL0);
835 emc->regs + EMC_AUTO_CAL_INTERVAL);
842 writel(timing->emc_sel_dpd_ctrl, emc->regs + EMC_SEL_DPD_CTRL);
843 emc_seq_update_timing(emc);
845 emc->last_timing = *timing;
850 static void emc_read_current_timing(struct tegra_emc *emc,
857 readl(emc->regs + emc_burst_regs[i]);
859 timing->emc_cfg = readl(emc->regs + EMC_CFG);
869 static int emc_init(struct tegra_emc *emc)
871 emc->dram_type = readl(emc->regs + EMC_FBIO_CFG5);
872 emc->dram_type &= EMC_FBIO_CFG5_DRAM_TYPE_MASK;
873 emc->dram_type >>= EMC_FBIO_CFG5_DRAM_TYPE_SHIFT;
875 emc->dram_num = tegra_mc_get_emem_device_count(emc->mc);
877 emc_read_current_timing(emc, &emc->last_timing);
882 static int load_one_timing_from_dt(struct tegra_emc *emc,
891 dev_err(emc->dev, "timing %pOFn: failed to read rate: %d\n",
898 err = of_property_read_u32_array(node, "nvidia,emc-configuration",
902 dev_err(emc->dev,
903 "timing %pOFn: failed to read emc burst data: %d\n",
911 dev_err(emc->dev, "timing %pOFn: failed to read " #prop ": %d\n", \
917 EMC_READ_PROP(emc_auto_cal_config, "nvidia,emc-auto-cal-config")
918 EMC_READ_PROP(emc_auto_cal_config2, "nvidia,emc-auto-cal-config2")
919 EMC_READ_PROP(emc_auto_cal_config3, "nvidia,emc-auto-cal-config3")
920 EMC_READ_PROP(emc_auto_cal_interval, "nvidia,emc-auto-cal-interval")
921 EMC_READ_PROP(emc_bgbias_ctl0, "nvidia,emc-bgbias-ctl0")
922 EMC_READ_PROP(emc_cfg, "nvidia,emc-cfg")
923 EMC_READ_PROP(emc_cfg_2, "nvidia,emc-cfg-2")
924 EMC_READ_PROP(emc_ctt_term_ctrl, "nvidia,emc-ctt-term-ctrl")
925 EMC_READ_PROP(emc_mode_1, "nvidia,emc-mode-1")
926 EMC_READ_PROP(emc_mode_2, "nvidia,emc-mode-2")
927 EMC_READ_PROP(emc_mode_4, "nvidia,emc-mode-4")
928 EMC_READ_PROP(emc_mode_reset, "nvidia,emc-mode-reset")
929 EMC_READ_PROP(emc_mrs_wait_cnt, "nvidia,emc-mrs-wait-cnt")
930 EMC_READ_PROP(emc_sel_dpd_ctrl, "nvidia,emc-sel-dpd-ctrl")
931 EMC_READ_PROP(emc_xm2dqspadctrl2, "nvidia,emc-xm2dqspadctrl2")
932 EMC_READ_PROP(emc_zcal_cnt_long, "nvidia,emc-zcal-cnt-long")
933 EMC_READ_PROP(emc_zcal_interval, "nvidia,emc-zcal-interval")
953 static int tegra_emc_load_timings_from_dt(struct tegra_emc *emc,
962 emc->timings = devm_kcalloc(emc->dev, child_count, sizeof(*timing),
964 if (!emc->timings)
967 emc->num_timings = child_count;
970 timing = &emc->timings[i++];
972 err = load_one_timing_from_dt(emc, timing, child);
979 sort(emc->timings, emc->num_timings, sizeof(*timing), cmp_timings,
986 { .compatible = "nvidia,tegra124-emc" },
987 { .compatible = "nvidia,tegra132-emc" },
1016 * /sys/kernel/debug/emc
1035 static bool tegra_emc_validate_rate(struct tegra_emc *emc, unsigned long rate)
1039 for (i = 0; i < emc->num_timings; i++)
1040 if (rate == emc->timings[i].rate)
1049 struct tegra_emc *emc = s->private;
1053 for (i = 0; i < emc->num_timings; i++) {
1054 seq_printf(s, "%s%lu", prefix, emc->timings[i].rate);
1067 struct tegra_emc *emc = data;
1069 *rate = emc->debugfs.min_rate;
1076 struct tegra_emc *emc = data;
1079 if (!tegra_emc_validate_rate(emc, rate))
1082 err = clk_set_min_rate(emc->clk, rate);
1086 emc->debugfs.min_rate = rate;
1097 struct tegra_emc *emc = data;
1099 *rate = emc->debugfs.max_rate;
1106 struct tegra_emc *emc = data;
1109 if (!tegra_emc_validate_rate(emc, rate))
1112 err = clk_set_max_rate(emc->clk, rate);
1116 emc->debugfs.max_rate = rate;
1125 static void emc_debugfs_init(struct device *dev, struct tegra_emc *emc)
1130 emc->clk = devm_clk_get(dev, "emc");
1131 if (IS_ERR(emc->clk)) {
1132 if (PTR_ERR(emc->clk) != -ENODEV) {
1134 PTR_ERR(emc->clk));
1139 emc->debugfs.min_rate = ULONG_MAX;
1140 emc->debugfs.max_rate = 0;
1142 for (i = 0; i < emc->num_timings; i++) {
1143 if (emc->timings[i].rate < emc->debugfs.min_rate)
1144 emc->debugfs.min_rate = emc->timings[i].rate;
1146 if (emc->timings[i].rate > emc->debugfs.max_rate)
1147 emc->debugfs.max_rate = emc->timings[i].rate;
1150 if (!emc->num_timings) {
1151 emc->debugfs.min_rate = clk_get_rate(emc->clk);
1152 emc->debugfs.max_rate = emc->debugfs.min_rate;
1155 err = clk_set_rate_range(emc->clk, emc->debugfs.min_rate,
1156 emc->debugfs.max_rate);
1159 emc->debugfs.min_rate, emc->debugfs.max_rate,
1160 emc->clk);
1164 emc->debugfs.root = debugfs_create_dir("emc", NULL);
1165 if (!emc->debugfs.root) {
1170 debugfs_create_file("available_rates", 0444, emc->debugfs.root, emc,
1172 debugfs_create_file("min_rate", 0644, emc->debugfs.root,
1173 emc, &tegra_emc_debug_min_rate_fops);
1174 debugfs_create_file("max_rate", 0644, emc->debugfs.root,
1175 emc, &tegra_emc_debug_max_rate_fops);
1182 struct tegra_emc *emc;
1187 emc = devm_kzalloc(&pdev->dev, sizeof(*emc), GFP_KERNEL);
1188 if (!emc)
1191 emc->dev = &pdev->dev;
1194 emc->regs = devm_ioremap_resource(&pdev->dev, res);
1195 if (IS_ERR(emc->regs))
1196 return PTR_ERR(emc->regs);
1209 emc->mc = platform_get_drvdata(mc);
1210 if (!emc->mc)
1223 err = tegra_emc_load_timings_from_dt(emc, np);
1228 if (emc->num_timings == 0) {
1235 err = emc_init(emc);
1241 platform_set_drvdata(pdev, emc);
1244 emc_debugfs_init(&pdev->dev, emc);
1252 .name = "tegra-emc",