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369 static inline int io_write(struct v4l2_subdev *sd, u8 reg, u8 val)
378 return io_write(sd, reg, (io_read(sd, reg) & mask) | val);
384 return io_write(sd, reg, (io_read(sd, reg) & ~mask) | val);
923 io_write(sd, reg->reg & 0xff, val);
989 io_write(sd, 0x00, predef_vid_timings[i].vid_std);
991 io_write(sd, 0x01, (predef_vid_timings[i].v_freq << 4) + prim_mode);
1007 io_write(sd, 0x16, 0x43);
1008 io_write(sd, 0x17, 0x5a);
1074 io_write(sd, 0x00, 0x07); /* video std */
1075 io_write(sd, 0x01, 0x02); /* prim mode */
1102 io_write(sd, 0x00, 0x02); /* video std */
1103 io_write(sd, 0x01, 0x06); /* prim mode */
1724 io_write(sd, 0x15, 0xb0); /* Disable Tristate of Pins (no audio) */
1728 io_write(sd, 0x15, 0xa0); /* Disable Tristate of Pins */
1742 io_write(sd, 0x15, 0xbe); /* Tristate all outputs from video core */
1802 io_write(sd, 0x00, vid_std_select); /* video std: CVBS or YC mode */
1803 io_write(sd, 0x01, 0); /* prim mode */
1810 io_write(sd, 0xdd, 0x90); /* Manual 2x output clock */
1850 io_write(sd, 0x00, vid_std_select); /* video std */
1851 io_write(sd, 0x01, 0x02); /* prim mode */
1890 io_write(sd, 0x00, vid_std_select); /* video std */
1891 io_write(sd, 0x01, 5); /* prim mode */
2065 io_write(sd, 0x03, state->format->op_format_sel |
2148 io_write(sd, 0x46, 0x9c);
2150 io_write(sd, 0x5a, 0x10);
2152 io_write(sd, 0x73, 0x03);
2154 io_write(sd, 0x78, 0x03);
2156 io_write(sd, 0xa0, 0x09);
2158 io_write(sd, 0x69, 0x08);
2160 io_write(sd, 0x46, 0x0);
2161 io_write(sd, 0x5a, 0x0);
2162 io_write(sd, 0x73, 0x0);
2163 io_write(sd, 0x78, 0x0);
2164 io_write(sd, 0xa0, 0x0);
2165 io_write(sd, 0x69, 0x0);
2243 io_write(sd, 0x94, cec_irq);
2388 io_write(sd, 0x44, irq_status[0]);
2390 io_write(sd, 0x58, irq_status[1]);
2392 io_write(sd, 0x71, irq_status[2]);
2394 io_write(sd, 0x76, irq_status[3]);
2396 io_write(sd, 0x9e, irq_status[4]);
2398 io_write(sd, 0x67, irq_status[5]);
2994 io_write(sd, 0x0c, 0x42); /* Power up part and power down VDP */
2995 io_write(sd, 0x15, 0x80); /* Power up pads */
2998 io_write(sd, 0x02, 0xf0 | pdata->alt_gamma << 3);
3025 io_write(sd, 0x06, 0xa6); /* positive VS and HS and DE */
3077 io_write(sd, 0x19, 0x80 | pdata->llc_dll_phase);
3078 io_write(sd, 0x33, 0x40);
3081 io_write(sd, 0x40, 0xf2); /* Configure INT1 */
3103 io_write(sd, 0x00, 0x01); /* Program SDP 4x1 */
3104 io_write(sd, 0x01, 0x00); /* Program SDP mode */
3111 io_write(sd, 0x0C, 0x40); /* Power up ADV7844 */
3112 io_write(sd, 0x15, 0xBA); /* Enable outputs */
3114 io_write(sd, 0xFF, 0x04); /* Reset memory controller */
3161 io_write(sd, 0xf1, pdata->i2c_sdp << 1);
3162 io_write(sd, 0xf2, pdata->i2c_sdp_io << 1);
3163 io_write(sd, 0xf3, pdata->i2c_avlink << 1);
3164 io_write(sd, 0xf4, pdata->i2c_cec << 1);
3165 io_write(sd, 0xf5, pdata->i2c_infoframe << 1);
3167 io_write(sd, 0xf8, pdata->i2c_afe << 1);
3168 io_write(sd, 0xf9, pdata->i2c_repeater << 1);
3169 io_write(sd, 0xfa, pdata->i2c_edid << 1);
3170 io_write(sd, 0xfb, pdata->i2c_hdmi << 1);
3172 io_write(sd, 0xfd, pdata->i2c_cp << 1);
3173 io_write(sd, 0xfe, pdata->i2c_vdp << 1);
3385 io_write(sd, io_reg, addr << 1);