Lines Matching refs:RBIOS32
751 p1pll->pll_out_min = RBIOS32(pll_info + 0x12);
752 p1pll->pll_out_max = RBIOS32(pll_info + 0x16);
757 p1pll->pll_in_min = RBIOS32(pll_info + 0x36);
758 p1pll->pll_in_max = RBIOS32(pll_info + 0x3a);
768 spll->pll_out_min = RBIOS32(pll_info + 0x1e);
769 spll->pll_out_max = RBIOS32(pll_info + 0x22);
772 spll->pll_in_min = RBIOS32(pll_info + 0x48);
773 spll->pll_in_max = RBIOS32(pll_info + 0x4c);
783 mpll->pll_out_min = RBIOS32(pll_info + 0x2a);
784 mpll->pll_out_max = RBIOS32(pll_info + 0x2e);
787 mpll->pll_in_min = RBIOS32(pll_info + 0x5a);
788 mpll->pll_in_max = RBIOS32(pll_info + 0x5e);
806 if (RBIOS32(pll_info + 0x16))
807 rdev->clock.max_pixel_clock = RBIOS32(pll_info + 0x16);
1218 panel_setup = RBIOS32(lcd_info + 0x39);
1354 RBIOS32(tmds_info + i * 10 + 0x08);
1368 RBIOS32(tmds_info + stride + 0x08);
2569 RBIOS32(lcd_ddc_info + 3),
2570 RBIOS32(lcd_ddc_info + 7));
2577 RBIOS32(lcd_ddc_info + 3),
2578 RBIOS32(lcd_ddc_info + 7));
2737 rdev->pm.power_state[state_index].clock_info[0].mclk = RBIOS32(offset + 0x5 + 0x2);
2738 rdev->pm.power_state[state_index].clock_info[0].sclk = RBIOS32(offset + 0x5 + 0x6);
2912 val = RBIOS32(index);
2918 and_mask = RBIOS32(index);
2920 or_mask = RBIOS32(index);
2967 val = RBIOS32(index);
2972 and_mask = RBIOS32(index);
2974 or_mask = RBIOS32(index);
2987 and_mask = RBIOS32(index);
2989 or_mask = RBIOS32(index);
3029 val = RBIOS32(offset);
3034 val = RBIOS32(offset);
3039 and_mask = RBIOS32(offset);
3041 or_mask = RBIOS32(offset);
3049 and_mask = RBIOS32(offset);
3051 or_mask = RBIOS32(offset);
3108 val = RBIOS32(offset);
3280 mem_cntl = RBIOS32(offset + 1);