Lines Matching defs:reloc
811 * RELOC (P3) - crtc_id in reloc.
911 DRM_ERROR("unknown crtc reloc\n");
927 DRM_ERROR("No reloc for ib[%d]=0x%04X\n",
970 struct radeon_bo_list *reloc;
1015 r = radeon_cs_packet_next_reloc(p, &reloc, 0);
1021 ib[idx] += (u32)((reloc->gpu_offset >> 8) & 0xffffffff);
1033 r = radeon_cs_packet_next_reloc(p, &reloc, r600_nomm);
1042 if (reloc->tiling_flags & RADEON_TILING_MACRO) {
1075 r = radeon_cs_packet_next_reloc(p, &reloc, r600_nomm);
1083 ib[idx] += (u32)((reloc->gpu_offset >> 8) & 0xffffffff);
1084 track->vgt_strmout_bo[tmp] = reloc->robj;
1085 track->vgt_strmout_bo_mc[tmp] = reloc->gpu_offset;
1098 r = radeon_cs_packet_next_reloc(p, &reloc, r600_nomm);
1100 dev_warn(p->dev, "missing reloc for CP_COHER_BASE "
1104 ib[idx] += (u32)((reloc->gpu_offset >> 8) & 0xffffffff);
1134 r = radeon_cs_packet_next_reloc(p, &reloc, r600_nomm);
1141 if (reloc->tiling_flags & RADEON_TILING_MACRO) {
1144 } else if (reloc->tiling_flags & RADEON_TILING_MICRO) {
1206 r = radeon_cs_packet_next_reloc(p, &reloc, r600_nomm);
1211 track->cb_color_frag_bo[tmp] = reloc->robj;
1213 ib[idx] += (u32)((reloc->gpu_offset >> 8) & 0xffffffff);
1237 r = radeon_cs_packet_next_reloc(p, &reloc, r600_nomm);
1242 track->cb_color_tile_bo[tmp] = reloc->robj;
1244 ib[idx] += (u32)((reloc->gpu_offset >> 8) & 0xffffffff);
1272 r = radeon_cs_packet_next_reloc(p, &reloc, r600_nomm);
1280 ib[idx] += (u32)((reloc->gpu_offset >> 8) & 0xffffffff);
1282 track->cb_color_bo[tmp] = reloc->robj;
1283 track->cb_color_bo_mc[tmp] = reloc->gpu_offset;
1287 r = radeon_cs_packet_next_reloc(p, &reloc, r600_nomm);
1294 ib[idx] += (u32)((reloc->gpu_offset >> 8) & 0xffffffff);
1295 track->db_bo = reloc->robj;
1296 track->db_bo_mc = reloc->gpu_offset;
1300 r = radeon_cs_packet_next_reloc(p, &reloc, r600_nomm);
1307 ib[idx] += (u32)((reloc->gpu_offset >> 8) & 0xffffffff);
1308 track->htile_bo = reloc->robj;
1370 r = radeon_cs_packet_next_reloc(p, &reloc, r600_nomm);
1376 ib[idx] += (u32)((reloc->gpu_offset >> 8) & 0xffffffff);
1379 r = radeon_cs_packet_next_reloc(p, &reloc, r600_nomm);
1385 ib[idx] += (u32)((reloc->gpu_offset >> 8) & 0xffffffff);
1627 struct radeon_bo_list *reloc;
1665 r = radeon_cs_packet_next_reloc(p, &reloc, r600_nomm);
1671 offset = reloc->gpu_offset +
1706 r = radeon_cs_packet_next_reloc(p, &reloc, r600_nomm);
1712 offset = reloc->gpu_offset +
1758 r = radeon_cs_packet_next_reloc(p, &reloc, r600_nomm);
1764 offset = reloc->gpu_offset +
1795 r = radeon_cs_packet_next_reloc(p, &reloc, r600_nomm);
1804 offset = reloc->gpu_offset + tmp;
1806 if ((tmp + size) > radeon_bo_size(reloc->robj)) {
1808 tmp + size, radeon_bo_size(reloc->robj));
1825 r = radeon_cs_packet_next_reloc(p, &reloc, r600_nomm);
1834 offset = reloc->gpu_offset + tmp;
1836 if ((tmp + size) > radeon_bo_size(reloc->robj)) {
1838 tmp + size, radeon_bo_size(reloc->robj));
1855 r = radeon_cs_packet_next_reloc(p, &reloc, r600_nomm);
1860 ib[idx+2] += (u32)((reloc->gpu_offset >> 8) & 0xffffffff);
1871 r = radeon_cs_packet_next_reloc(p, &reloc, r600_nomm);
1876 offset = reloc->gpu_offset +
1892 r = radeon_cs_packet_next_reloc(p, &reloc, r600_nomm);
1898 offset = reloc->gpu_offset +
1958 r = radeon_cs_packet_next_reloc(p, &reloc, r600_nomm);
1963 base_offset = (u32)((reloc->gpu_offset >> 8) & 0xffffffff);
1965 if (reloc->tiling_flags & RADEON_TILING_MACRO)
1967 else if (reloc->tiling_flags & RADEON_TILING_MICRO)
1970 texture = reloc->robj;
1972 r = radeon_cs_packet_next_reloc(p, &reloc, r600_nomm);
1977 mip_offset = (u32)((reloc->gpu_offset >> 8) & 0xffffffff);
1978 mipmap = reloc->robj;
1983 reloc->tiling_flags);
1993 r = radeon_cs_packet_next_reloc(p, &reloc, r600_nomm);
2000 if (p->rdev && (size + offset) > radeon_bo_size(reloc->robj)) {
2003 size + offset, radeon_bo_size(reloc->robj));
2004 ib[idx+1+(i*7)+1] = radeon_bo_size(reloc->robj) - offset;
2007 offset64 = reloc->gpu_offset + offset;
2094 r = radeon_cs_packet_next_reloc(p, &reloc, r600_nomm);
2096 DRM_ERROR("bad STRMOUT_BASE_UPDATE reloc\n");
2100 if (reloc->robj != track->vgt_strmout_bo[idx_value]) {
2112 if ((offset + 4) > radeon_bo_size(reloc->robj)) {
2114 offset + 4, radeon_bo_size(reloc->robj));
2117 ib[idx+1] += (u32)((reloc->gpu_offset >> 8) & 0xffffffff);
2138 r = radeon_cs_packet_next_reloc(p, &reloc, r600_nomm);
2140 DRM_ERROR("bad STRMOUT_BUFFER_UPDATE (missing dst reloc)\n");
2145 if ((offset + 4) > radeon_bo_size(reloc->robj)) {
2147 offset + 4, radeon_bo_size(reloc->robj));
2150 offset += reloc->gpu_offset;
2157 r = radeon_cs_packet_next_reloc(p, &reloc, r600_nomm);
2159 DRM_ERROR("bad STRMOUT_BUFFER_UPDATE (missing src reloc)\n");
2164 if ((offset + 4) > radeon_bo_size(reloc->robj)) {
2166 offset + 4, radeon_bo_size(reloc->robj));
2169 offset += reloc->gpu_offset;
2182 r = radeon_cs_packet_next_reloc(p, &reloc, r600_nomm);
2184 DRM_ERROR("bad MEM_WRITE (missing reloc)\n");
2193 if ((offset + 8) > radeon_bo_size(reloc->robj)) {
2195 offset + 8, radeon_bo_size(reloc->robj));
2198 offset += reloc->gpu_offset;
2211 r = radeon_cs_packet_next_reloc(p, &reloc, r600_nomm);
2213 DRM_ERROR("bad COPY_DW (missing src reloc)\n");
2218 if ((offset + 4) > radeon_bo_size(reloc->robj)) {
2220 offset + 4, radeon_bo_size(reloc->robj));
2223 offset += reloc->gpu_offset;
2235 r = radeon_cs_packet_next_reloc(p, &reloc, r600_nomm);
2237 DRM_ERROR("bad COPY_DW (missing dst reloc)\n");
2242 if ((offset + 4) > radeon_bo_size(reloc->robj)) {
2244 offset + 4, radeon_bo_size(reloc->robj));
2247 offset += reloc->gpu_offset;
2333 * r600_dma_cs_next_reloc() - parse next reloc
2335 * @cs_reloc: reloc informations
2337 * Return the next reloc, do bo validation and compute
2370 * the GPU addresses based on the reloc information and