Lines Matching refs:reset_mask
1618 u32 reset_mask = 0;
1629 reset_mask |= RADEON_RESET_GFX;
1636 reset_mask |= RADEON_RESET_GFX;
1641 reset_mask |= RADEON_RESET_CP;
1644 reset_mask |= RADEON_RESET_GRBM | RADEON_RESET_GFX | RADEON_RESET_CP;
1649 reset_mask |= RADEON_RESET_DMA;
1654 reset_mask |= RADEON_RESET_RLC;
1657 reset_mask |= RADEON_RESET_IH;
1660 reset_mask |= RADEON_RESET_SEM;
1663 reset_mask |= RADEON_RESET_GRBM;
1666 reset_mask |= RADEON_RESET_VMC;
1671 reset_mask |= RADEON_RESET_MC;
1674 reset_mask |= RADEON_RESET_DISPLAY;
1677 if (reset_mask & RADEON_RESET_MC) {
1678 DRM_DEBUG("MC busy: 0x%08X, clearing.\n", reset_mask);
1679 reset_mask &= ~RADEON_RESET_MC;
1682 return reset_mask;
1685 static void r600_gpu_soft_reset(struct radeon_device *rdev, u32 reset_mask)
1691 if (reset_mask == 0)
1694 dev_info(rdev->dev, "GPU softreset: 0x%08X\n", reset_mask);
1707 if (reset_mask & RADEON_RESET_DMA) {
1721 if (reset_mask & (RADEON_RESET_GFX | RADEON_RESET_COMPUTE)) {
1750 if (reset_mask & RADEON_RESET_CP) {
1757 if (reset_mask & RADEON_RESET_DMA) {
1764 if (reset_mask & RADEON_RESET_RLC)
1767 if (reset_mask & RADEON_RESET_SEM)
1770 if (reset_mask & RADEON_RESET_IH)
1773 if (reset_mask & RADEON_RESET_GRBM)
1777 if (reset_mask & RADEON_RESET_MC)
1781 if (reset_mask & RADEON_RESET_VMC)
1884 u32 reset_mask;
1891 reset_mask = r600_gpu_check_soft_reset(rdev);
1893 if (reset_mask)
1897 r600_gpu_soft_reset(rdev, reset_mask);
1899 reset_mask = r600_gpu_check_soft_reset(rdev);
1902 if (reset_mask && radeon_hard_reset)
1905 reset_mask = r600_gpu_check_soft_reset(rdev);
1907 if (!reset_mask)
1924 u32 reset_mask = r600_gpu_check_soft_reset(rdev);
1926 if (!(reset_mask & (RADEON_RESET_GFX |