Lines Matching defs:value
128 u32 value;
134 value = readl(base + TEGRA186_GPIO_ENABLE_CONFIG);
135 if (value & TEGRA186_GPIO_ENABLE_CONFIG_OUT)
146 u32 value;
152 value = readl(base + TEGRA186_GPIO_OUTPUT_CONTROL);
153 value |= TEGRA186_GPIO_OUTPUT_CONTROL_FLOATED;
154 writel(value, base + TEGRA186_GPIO_OUTPUT_CONTROL);
156 value = readl(base + TEGRA186_GPIO_ENABLE_CONFIG);
157 value |= TEGRA186_GPIO_ENABLE_CONFIG_ENABLE;
158 value &= ~TEGRA186_GPIO_ENABLE_CONFIG_OUT;
159 writel(value, base + TEGRA186_GPIO_ENABLE_CONFIG);
169 u32 value;
179 value = readl(base + TEGRA186_GPIO_OUTPUT_CONTROL);
180 value &= ~TEGRA186_GPIO_OUTPUT_CONTROL_FLOATED;
181 writel(value, base + TEGRA186_GPIO_OUTPUT_CONTROL);
183 value = readl(base + TEGRA186_GPIO_ENABLE_CONFIG);
184 value |= TEGRA186_GPIO_ENABLE_CONFIG_ENABLE;
185 value |= TEGRA186_GPIO_ENABLE_CONFIG_OUT;
186 writel(value, base + TEGRA186_GPIO_ENABLE_CONFIG);
195 u32 value;
201 value = readl(base + TEGRA186_GPIO_ENABLE_CONFIG);
202 if (value & TEGRA186_GPIO_ENABLE_CONFIG_OUT)
203 value = readl(base + TEGRA186_GPIO_OUTPUT_VALUE);
205 value = readl(base + TEGRA186_GPIO_INPUT);
207 return value & BIT(0);
215 u32 value;
221 value = readl(base + TEGRA186_GPIO_OUTPUT_VALUE);
223 value &= ~TEGRA186_GPIO_OUTPUT_VALUE_HIGH;
225 value |= TEGRA186_GPIO_OUTPUT_VALUE_HIGH;
227 writel(value, base + TEGRA186_GPIO_OUTPUT_VALUE);
235 u32 debounce, value;
256 value = TEGRA186_GPIO_DEBOUNCE_CONTROL_THRESHOLD(debounce);
257 writel(value, base + TEGRA186_GPIO_DEBOUNCE_CONTROL);
259 value = readl(base + TEGRA186_GPIO_ENABLE_CONFIG);
260 value |= TEGRA186_GPIO_ENABLE_CONFIG_DEBOUNCE;
261 writel(value, base + TEGRA186_GPIO_ENABLE_CONFIG);
360 u32 value;
366 value = readl(base + TEGRA186_GPIO_ENABLE_CONFIG);
367 value &= ~TEGRA186_GPIO_ENABLE_CONFIG_INTERRUPT;
368 writel(value, base + TEGRA186_GPIO_ENABLE_CONFIG);
376 u32 value;
382 value = readl(base + TEGRA186_GPIO_ENABLE_CONFIG);
383 value |= TEGRA186_GPIO_ENABLE_CONFIG_INTERRUPT;
384 writel(value, base + TEGRA186_GPIO_ENABLE_CONFIG);
392 u32 value;
398 value = readl(base + TEGRA186_GPIO_ENABLE_CONFIG);
399 value &= ~TEGRA186_GPIO_ENABLE_CONFIG_TRIGGER_TYPE_MASK;
400 value &= ~TEGRA186_GPIO_ENABLE_CONFIG_TRIGGER_LEVEL;
407 value |= TEGRA186_GPIO_ENABLE_CONFIG_TRIGGER_TYPE_SINGLE_EDGE;
408 value |= TEGRA186_GPIO_ENABLE_CONFIG_TRIGGER_LEVEL;
412 value |= TEGRA186_GPIO_ENABLE_CONFIG_TRIGGER_TYPE_SINGLE_EDGE;
416 value |= TEGRA186_GPIO_ENABLE_CONFIG_TRIGGER_TYPE_DOUBLE_EDGE;
420 value |= TEGRA186_GPIO_ENABLE_CONFIG_TRIGGER_TYPE_LEVEL;
421 value |= TEGRA186_GPIO_ENABLE_CONFIG_TRIGGER_LEVEL;
425 value |= TEGRA186_GPIO_ENABLE_CONFIG_TRIGGER_TYPE_LEVEL;
432 writel(value, base + TEGRA186_GPIO_ENABLE_CONFIG);
466 unsigned long value;
475 value = readl(base + TEGRA186_GPIO_INTERRUPT_STATUS(1));
477 for_each_set_bit(pin, &value, port->pins) {
578 u32 value;
587 value = readl(base + TEGRA186_GPIO_CTL_SCR);
593 if ((value & TEGRA186_GPIO_CTL_SCR_SEC_REN) == 0 &&
594 (value & TEGRA186_GPIO_CTL_SCR_SEC_WEN) == 0) {
598 value = readl(base + offset);
599 value = BIT(port->pins) - 1;
600 writel(value, base + offset);