Lines Matching refs:CMU_DEVRST1
70 #define CMU_DEVRST1 (0x00AC)
541 [RESET_USB2_0] = { CMU_DEVRST1, BIT(0) },
542 [RESET_TVOUT] = { CMU_DEVRST1, BIT(1) },
543 [RESET_HDMI] = { CMU_DEVRST1, BIT(2) },
544 [RESET_HDCP2TX] = { CMU_DEVRST1, BIT(3) },
545 [RESET_UART6] = { CMU_DEVRST1, BIT(4) },
546 [RESET_UART0] = { CMU_DEVRST1, BIT(5) },
547 [RESET_UART1] = { CMU_DEVRST1, BIT(6) },
548 [RESET_UART2] = { CMU_DEVRST1, BIT(7) },
549 [RESET_SPI0] = { CMU_DEVRST1, BIT(8) },
550 [RESET_SPI1] = { CMU_DEVRST1, BIT(9) },
551 [RESET_SPI2] = { CMU_DEVRST1, BIT(10) },
552 [RESET_SPI3] = { CMU_DEVRST1, BIT(11) },
553 [RESET_I2C0] = { CMU_DEVRST1, BIT(12) },
554 [RESET_I2C1] = { CMU_DEVRST1, BIT(13) },
555 [RESET_USB3] = { CMU_DEVRST1, BIT(14) },
556 [RESET_UART3] = { CMU_DEVRST1, BIT(15) },
557 [RESET_UART4] = { CMU_DEVRST1, BIT(16) },
558 [RESET_UART5] = { CMU_DEVRST1, BIT(17) },
559 [RESET_I2C2] = { CMU_DEVRST1, BIT(18) },
560 [RESET_I2C3] = { CMU_DEVRST1, BIT(19) },
561 [RESET_ETHERNET] = { CMU_DEVRST1, BIT(20) },
562 [RESET_CHIPID] = { CMU_DEVRST1, BIT(21) },
563 [RESET_USB2_1] = { CMU_DEVRST1, BIT(22) },
564 [RESET_WD0RESET] = { CMU_DEVRST1, BIT(24) },
565 [RESET_WD1RESET] = { CMU_DEVRST1, BIT(25) },
566 [RESET_WD2RESET] = { CMU_DEVRST1, BIT(26) },
567 [RESET_WD3RESET] = { CMU_DEVRST1, BIT(27) },
568 [RESET_DBG0RESET] = { CMU_DEVRST1, BIT(28) },
569 [RESET_DBG1RESET] = { CMU_DEVRST1, BIT(29) },
570 [RESET_DBG2RESET] = { CMU_DEVRST1, BIT(30) },
571 [RESET_DBG3RESET] = { CMU_DEVRST1, BIT(31) },