Lines Matching defs:port_mmio
637 static int mv_stop_edma_engine(void __iomem *port_mmio);
944 void __iomem *port_mmio = mv_ap_base(ap);
947 pp->cached.fiscfg = readl(port_mmio + FISCFG);
948 pp->cached.ltmode = readl(port_mmio + LTMODE);
949 pp->cached.haltcond = readl(port_mmio + EDMA_HALTCOND);
950 pp->cached.unknown_rsvd = readl(port_mmio + EDMA_UNKNOWN_RSVD);
988 static void mv_set_edma_ptrs(void __iomem *port_mmio,
1001 writel((pp->crqb_dma >> 16) >> 16, port_mmio + EDMA_REQ_Q_BASE_HI);
1003 port_mmio + EDMA_REQ_Q_IN_PTR);
1004 writelfl(index, port_mmio + EDMA_REQ_Q_OUT_PTR);
1013 writel((pp->crpb_dma >> 16) >> 16, port_mmio + EDMA_RSP_Q_BASE_HI);
1014 writelfl(index, port_mmio + EDMA_RSP_Q_IN_PTR);
1016 port_mmio + EDMA_RSP_Q_OUT_PTR);
1064 void __iomem *port_mmio,
1074 writelfl(0, port_mmio + EDMA_ERR_IRQ_CAUSE);
1082 writelfl(0, port_mmio + FIS_IRQ_CAUSE);
1160 static void mv_start_edma(struct ata_port *ap, void __iomem *port_mmio,
1175 mv_set_edma_ptrs(port_mmio, hpriv, pp);
1176 mv_clear_and_enable_port_irqs(ap, port_mmio, DONE_IRQ|ERR_IRQ);
1178 writelfl(EDMA_EN, port_mmio + EDMA_CMD);
1185 void __iomem *port_mmio = mv_ap_base(ap);
1198 u32 edma_stat = readl(port_mmio + EDMA_STATUS);
1208 * @port_mmio: io base address
1213 static int mv_stop_edma_engine(void __iomem *port_mmio)
1218 writelfl(EDMA_DS, port_mmio + EDMA_CMD);
1222 u32 reg = readl(port_mmio + EDMA_CMD);
1232 void __iomem *port_mmio = mv_ap_base(ap);
1240 if (mv_stop_edma_engine(port_mmio)) {
1481 void __iomem *port_mmio;
1501 port_mmio = mv_ap_base(ap);
1502 mv_write_cached_reg(port_mmio + FISCFG, old_fiscfg, fiscfg);
1503 mv_write_cached_reg(port_mmio + LTMODE, old_ltmode, ltmode);
1504 mv_write_cached_reg(port_mmio + EDMA_HALTCOND, old_haltcond, haltcond);
1606 void __iomem *port_mmio = mv_ap_base(ap);
1662 writelfl(cfg, port_mmio + EDMA_CFG);
1884 void __iomem *port_mmio = mv_ap_base(ap);
1890 writel(0, port_mmio + BMDMA_CMD);
1894 port_mmio + BMDMA_PRD_HIGH);
1896 port_mmio + BMDMA_PRD_LOW);
1912 void __iomem *port_mmio = mv_ap_base(ap);
1917 writelfl(cmd, port_mmio + BMDMA_CMD);
1931 void __iomem *port_mmio = mv_ap_base(ap);
1935 cmd = readl(port_mmio + BMDMA_CMD);
1938 writelfl(cmd, port_mmio + BMDMA_CMD);
1961 void __iomem *port_mmio = mv_ap_base(ap);
1968 reg = readl(port_mmio + BMDMA_STATUS);
2229 void __iomem *port_mmio = mv_ap_base(ap);
2234 old_ifctl = readl(port_mmio + SATA_IFCTL);
2236 writelfl(ifctl, port_mmio + SATA_IFCTL);
2240 writel(fis[i], port_mmio + VENDOR_UNIQUE_FIS);
2243 writelfl(ifctl | 0x200, port_mmio + SATA_IFCTL);
2244 writelfl(fis[final_word], port_mmio + VENDOR_UNIQUE_FIS);
2251 ifstat = readl(port_mmio + SATA_IFSTAT);
2255 writelfl(old_ifctl, port_mmio + SATA_IFCTL);
2336 void __iomem *port_mmio = mv_ap_base(ap);
2352 mv_start_edma(ap, port_mmio, pp, qc->tf.protocol);
2358 port_mmio + EDMA_REQ_Q_IN_PTR);
2463 void __iomem *port_mmio = mv_ap_base(ap);
2465 return readl(port_mmio + SATA_TESTCTL) >> 16;
2493 void __iomem *port_mmio = mv_ap_base(ap);
2496 in_ptr = (readl(port_mmio + EDMA_REQ_Q_IN_PTR)
2498 out_ptr = (readl(port_mmio + EDMA_REQ_Q_OUT_PTR)
2638 void __iomem *port_mmio = mv_ap_base(ap);
2656 edma_err_cause = readl(port_mmio + EDMA_ERR_IRQ_CAUSE);
2658 fis_cause = readl(port_mmio + FIS_IRQ_CAUSE);
2659 writelfl(~fis_cause, port_mmio + FIS_IRQ_CAUSE);
2661 writelfl(~edma_err_cause, port_mmio + EDMA_ERR_IRQ_CAUSE);
2801 void __iomem *port_mmio = mv_ap_base(ap);
2809 in_index = (readl(port_mmio + EDMA_RSP_Q_IN_PTR)
2837 port_mmio + EDMA_RSP_Q_OUT_PTR);
3157 #define ZERO(reg) writel(0, port_mmio + (reg))
3161 void __iomem *port_mmio = mv_port_base(mmio, port);
3166 writel(0x11f, port_mmio + EDMA_CFG);
3177 writel(0xbc, port_mmio + EDMA_IORDY_TMOUT);
3319 void __iomem *port_mmio;
3329 port_mmio = mv_port_base(mmio, idx);
3330 tmp = readl(port_mmio + PHY_MODE2);
3344 void __iomem *port_mmio = mv_port_base(mmio, port);
3354 m2 = readl(port_mmio + PHY_MODE2);
3357 writel(m2, port_mmio + PHY_MODE2);
3361 m2 = readl(port_mmio + PHY_MODE2);
3363 writel(m2, port_mmio + PHY_MODE2);
3372 m3 = readl(port_mmio + PHY_MODE3);
3380 u32 m4 = readl(port_mmio + PHY_MODE4);
3390 writel(m4, port_mmio + PHY_MODE4);
3398 writel(m3, port_mmio + PHY_MODE3);
3401 m2 = readl(port_mmio + PHY_MODE2);
3414 writel(m2, port_mmio + PHY_MODE2);
3428 void __iomem *port_mmio;
3431 port_mmio = mv_port_base(mmio, idx);
3432 tmp = readl(port_mmio + PHY_MODE2);
3439 #define ZERO(reg) writel(0, port_mmio + (reg))
3443 void __iomem *port_mmio = mv_port_base(mmio, port);
3448 writel(0x101f, port_mmio + EDMA_CFG);
3459 writel(0x800, port_mmio + EDMA_IORDY_TMOUT);
3505 void __iomem *port_mmio = mv_port_base(mmio, port);
3508 reg = readl(port_mmio + PHY_MODE3);
3513 writel(reg, port_mmio + PHY_MODE3);
3515 reg = readl(port_mmio + PHY_MODE4);
3518 writel(reg, port_mmio + PHY_MODE4);
3520 reg = readl(port_mmio + PHY_MODE9_GEN2);
3524 writel(reg, port_mmio + PHY_MODE9_GEN2);
3526 reg = readl(port_mmio + PHY_MODE9_GEN1);
3530 writel(reg, port_mmio + PHY_MODE9_GEN1);
3549 static void mv_setup_ifcfg(void __iomem *port_mmio, int want_gen2i)
3551 u32 ifcfg = readl(port_mmio + SATA_IFCFG);
3556 writelfl(ifcfg, port_mmio + SATA_IFCFG);
3562 void __iomem *port_mmio = mv_port_base(mmio, port_no);
3569 mv_stop_edma_engine(port_mmio);
3570 writelfl(EDMA_RESET, port_mmio + EDMA_CMD);
3574 mv_setup_ifcfg(port_mmio, 1);
3581 writelfl(EDMA_RESET, port_mmio + EDMA_CMD);
3583 writelfl(0, port_mmio + EDMA_CMD);
3594 void __iomem *port_mmio = mv_ap_base(ap);
3595 u32 reg = readl(port_mmio + SATA_IFCTL);
3600 writelfl(reg, port_mmio + SATA_IFCTL);
3671 void __iomem *port_mmio = mv_ap_base(ap);
3675 writel(0, port_mmio + EDMA_ERR_IRQ_CAUSE);
3687 * @port_mmio: base address of the port
3696 static void mv_port_init(struct ata_ioports *port, void __iomem *port_mmio)
3698 void __iomem *serr, *shd_base = port_mmio + SHD_BLK;
3716 serr = port_mmio + mv_scr_offset(SCR_ERROR);
3718 writelfl(0, port_mmio + EDMA_ERR_IRQ_CAUSE);
3721 writelfl(~EDMA_ERR_IRQ_TRANSIENT, port_mmio + EDMA_ERR_IRQ_MASK);
3724 readl(port_mmio + EDMA_CFG),
3725 readl(port_mmio + EDMA_ERR_IRQ_CAUSE),
3726 readl(port_mmio + EDMA_ERR_IRQ_MASK));
3963 void __iomem *port_mmio = mv_port_base(mmio, port);
3965 mv_port_init(&ap->ioaddr, port_mmio);
4419 void __iomem *port_mmio = mv_port_base(hpriv->base, port);
4420 unsigned int offset = port_mmio - hpriv->base;