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117 static int imx_phy_crbit_assert(void __iomem *mmio, u32 bit, bool assert)
124 crval = readl(mmio + IMX_P0PHYCR);
129 writel(crval, mmio + IMX_P0PHYCR);
133 srval = readl(mmio + IMX_P0PHYSR);
142 static int imx_phy_reg_addressing(u16 addr, void __iomem *mmio)
148 writel(crval, mmio + IMX_P0PHYCR);
151 ret = imx_phy_crbit_assert(mmio, IMX_P0PHYCR_CR_CAP_ADDR, true);
156 ret = imx_phy_crbit_assert(mmio, IMX_P0PHYCR_CR_CAP_ADDR, false);
163 static int imx_phy_reg_write(u16 val, void __iomem *mmio)
169 writel(crval, mmio + IMX_P0PHYCR);
172 ret = imx_phy_crbit_assert(mmio, IMX_P0PHYCR_CR_CAP_DATA, true);
177 ret = imx_phy_crbit_assert(mmio, IMX_P0PHYCR_CR_CAP_DATA, false);
187 writel(crval, mmio + IMX_P0PHYCR);
192 ret = imx_phy_crbit_assert(mmio, IMX_P0PHYCR_CR_WRITE, true);
197 ret = imx_phy_crbit_assert(mmio, IMX_P0PHYCR_CR_WRITE, false);
205 static int imx_phy_reg_read(u16 *val, void __iomem *mmio)
210 ret = imx_phy_crbit_assert(mmio, IMX_P0PHYCR_CR_READ, true);
215 *val = readl(mmio + IMX_P0PHYSR) & IMX_P0PHYSR_CR_DATA_OUT;
218 ret = imx_phy_crbit_assert(mmio, IMX_P0PHYCR_CR_READ, false);
228 void __iomem *mmio = hpriv->mmio;
248 ret = imx_phy_reg_addressing(IMX_CLOCK_RESET, mmio);
251 ret = imx_phy_reg_write(IMX_CLOCK_RESET_RESET, mmio);
258 ret = imx_phy_reg_addressing(IMX_LANE0_OUT_STAT, mmio);
261 ret = imx_phy_reg_read(&val, mmio);
280 static int read_adc_sum(void *dev, u16 rtune_ctl_reg, void __iomem * mmio)
286 imx_phy_reg_addressing(SATA_PHY_CR_CLOCK_RTUNE_CTL, mmio);
287 imx_phy_reg_write(rtune_ctl_reg, mmio);
293 imx_phy_reg_addressing(SATA_PHY_CR_CLOCK_ADC_OUT, mmio);
295 imx_phy_reg_read(&adc_out_reg, mmio);
312 imx_phy_reg_read(&adc_out_reg, mmio);
336 void __iomem *mmio = hpriv->mmio;
340 imx_phy_reg_addressing(SATA_PHY_CR_CLOCK_CRCMP_LT_LIMIT, mmio);
341 imx_phy_reg_write(read_sum, mmio);
342 imx_phy_reg_read(&read_sum, mmio);
346 imx_phy_reg_write(0x5A5A, mmio);
347 imx_phy_reg_read(&read_sum, mmio);
351 imx_phy_reg_write(0x1234, mmio);
352 imx_phy_reg_read(&read_sum, mmio);
357 imx_phy_reg_addressing(SATA_PHY_CR_CLOCK_MPLL_TST, mmio);
358 imx_phy_reg_read(&mpll_test_reg, mmio);
359 imx_phy_reg_addressing(SATA_PHY_CR_CLOCK_RTUNE_CTL, mmio);
360 imx_phy_reg_read(&rtune_ctl_reg, mmio);
361 imx_phy_reg_addressing(SATA_PHY_CR_CLOCK_DAC_CTL, mmio);
362 imx_phy_reg_read(&dac_ctl_reg, mmio);
382 imx_phy_reg_addressing(SATA_PHY_CR_CLOCK_MPLL_TST, mmio);
383 imx_phy_reg_write(mpll_test_reg, mmio);
384 imx_phy_reg_addressing(SATA_PHY_CR_CLOCK_DAC_CTL, mmio);
385 imx_phy_reg_write(dac_ctl_reg, mmio);
386 m1 = read_adc_sum(dev, rtune_ctl_reg, mmio);
391 m2 = read_adc_sum(dev, rtune_ctl_reg, mmio);
403 imx_phy_reg_addressing(SATA_PHY_CR_CLOCK_MPLL_TST, mmio);
404 imx_phy_reg_write(mpll_test_reg, mmio);
405 imx_phy_reg_addressing(SATA_PHY_CR_CLOCK_DAC_CTL, mmio);
406 imx_phy_reg_write(dac_ctl_reg, mmio);
407 imx_phy_reg_addressing(SATA_PHY_CR_CLOCK_RTUNE_CTL, mmio);
408 imx_phy_reg_write(rtune_ctl_reg, mmio);
752 void __iomem *mmio = hpriv->mmio;
769 reg_val = readl(mmio + IMX_P0PHYCR);
770 writel(reg_val | IMX_P0PHYCR_TEST_PDDQ, mmio + IMX_P0PHYCR);
1150 reg_val = readl(hpriv->mmio + HOST_CAP);
1153 writel(reg_val, hpriv->mmio + HOST_CAP);
1155 reg_val = readl(hpriv->mmio + HOST_PORTS_IMPL);
1158 writel(reg_val, hpriv->mmio + HOST_PORTS_IMPL);
1162 writel(reg_val, hpriv->mmio + IMX_TIMER1MS);