Lines Matching refs:pciercx_cfg032
387 union cvmx_pciercx_cfg032 pciercx_cfg032;
495 pciercx_cfg032.u32 = cvmx_pcie_cfgx_read(pcie_port, CVMX_PCIERCX_CFG032(pcie_port));
496 pciercx_cfg032.s.aslpc = 0; /* Active state Link PM control. */
497 cvmx_pcie_cfgx_write(pcie_port, CVMX_PCIERCX_CFG032(pcie_port), pciercx_cfg032.u32);
589 union cvmx_pciercx_cfg032 pciercx_cfg032;
641 pciercx_cfg032.u32 = cvmx_pcie_cfgx_read(pcie_port, CVMX_PCIERCX_CFG032(pcie_port));
642 } while (pciercx_cfg032.s.dlla == 0);
656 switch (pciercx_cfg032.s.nlw) {
704 union cvmx_pciercx_cfg032 pciercx_cfg032;
1074 pciercx_cfg032.u32 = cvmx_pcie_cfgx_read(pcie_port, CVMX_PCIERCX_CFG032(pcie_port));
1075 cvmx_dprintf("PCIe: Port %d link active, %d lanes\n", pcie_port, pciercx_cfg032.s.nlw);
1093 union cvmx_pciercx_cfg032 pciercx_cfg032;
1107 pciercx_cfg032.u32 = cvmx_pcie_cfgx_read(pcie_port, CVMX_PCIERCX_CFG032(pcie_port));
1108 } while ((pciercx_cfg032.s.dlla == 0) || (pciercx_cfg032.s.lt == 1));
1119 switch (pciercx_cfg032.s.nlw) {
1156 union cvmx_pciercx_cfg032 pciercx_cfg032;
1429 pciercx_cfg032.u32 = cvmx_pcie_cfgx_read(pcie_port, CVMX_PCIERCX_CFG032(pcie_port));
1430 pr_notice("PCIe: Port %d link active, %d lanes, speed gen%d\n", pcie_port, pciercx_cfg032.s.nlw, pciercx_cfg032.s.ls);